s44/syn_netlist/s44_p.v

/////////////////////////////////////////////////////////////
// Created by: Synopsys DC Expert(TM) in wire load mode
// Version   : R-2020.09-SP3a
// Date      : Tue Sep 30 11:38:50 2025
/////////////////////////////////////////////////////////////


module lut_INPUTS4_0 ( addr, out, config_clk, config_en, config_in, config_out
 );
  input [3:0] addr;
  input [7:0] config_in;
  output [7:0] config_out;
  input config_clk, config_en;
  output out;
  wire   n1, n2, n3, n4, n5, n6, n7, n8, n9, n10, n11, n12, n13, n14, n15, n16,
         n17;
  wire   [7:0] mem;

  sky130_fd_sc_hd__edfxtp_1 mem_reg_7_ ( .D(config_in[7]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[7]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_15_ ( .D(mem[7]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[7]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_6_ ( .D(config_in[6]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[6]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_14_ ( .D(mem[6]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[6]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_5_ ( .D(config_in[5]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[5]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_13_ ( .D(mem[5]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[5]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_4_ ( .D(config_in[4]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[4]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_12_ ( .D(mem[4]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[4]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_3_ ( .D(config_in[3]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[3]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_11_ ( .D(mem[3]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[3]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_2_ ( .D(config_in[2]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[2]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_10_ ( .D(mem[2]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[2]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_1_ ( .D(config_in[1]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[1]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_9_ ( .D(mem[1]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[1]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_0_ ( .D(config_in[0]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[0]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_8_ ( .D(mem[0]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[0]) );
  sky130_fd_sc_hd__inv_2 U2 ( .A(addr[0]), .Y(n15) );
  sky130_fd_sc_hd__inv_2 U3 ( .A(addr[2]), .Y(n17) );
  sky130_fd_sc_hd__inv_2 U4 ( .A(addr[1]), .Y(n16) );
  sky130_fd_sc_hd__nor2_1 U5 ( .A(n16), .B(addr[0]), .Y(n10) );
  sky130_fd_sc_hd__nor2_1 U6 ( .A(n16), .B(n15), .Y(n9) );
  sky130_fd_sc_hd__nor2_1 U7 ( .A(n15), .B(addr[1]), .Y(n7) );
  sky130_fd_sc_hd__nor2_1 U8 ( .A(addr[0]), .B(addr[1]), .Y(n6) );
  sky130_fd_sc_hd__a22o_1 U9 ( .A1(mem[5]), .A2(n7), .B1(mem[4]), .B2(n6), .X(
        n1) );
  sky130_fd_sc_hd__a221oi_1 U10 ( .A1(mem[6]), .A2(n10), .B1(mem[7]), .B2(n9), 
        .C1(n1), .Y(n4) );
  sky130_fd_sc_hd__a22o_1 U11 ( .A1(mem[1]), .A2(n7), .B1(mem[0]), .B2(n6), 
        .X(n2) );
  sky130_fd_sc_hd__a221oi_1 U12 ( .A1(mem[2]), .A2(n10), .B1(mem[3]), .B2(n9), 
        .C1(n2), .Y(n3) );
  sky130_fd_sc_hd__o22a_1 U13 ( .A1(n17), .A2(n4), .B1(addr[2]), .B2(n3), .X(
        n14) );
  sky130_fd_sc_hd__a22o_1 U14 ( .A1(config_out[5]), .A2(n7), .B1(config_out[4]), .B2(n6), .X(n5) );
  sky130_fd_sc_hd__a221oi_1 U15 ( .A1(config_out[6]), .A2(n10), .B1(
        config_out[7]), .B2(n9), .C1(n5), .Y(n12) );
  sky130_fd_sc_hd__a22o_1 U16 ( .A1(config_out[1]), .A2(n7), .B1(config_out[0]), .B2(n6), .X(n8) );
  sky130_fd_sc_hd__a221oi_1 U17 ( .A1(config_out[2]), .A2(n10), .B1(
        config_out[3]), .B2(n9), .C1(n8), .Y(n11) );
  sky130_fd_sc_hd__o22ai_1 U18 ( .A1(n12), .A2(n17), .B1(addr[2]), .B2(n11), 
        .Y(n13) );
  sky130_fd_sc_hd__o2bb2ai_1 U19 ( .B1(n14), .B2(addr[3]), .A1_N(addr[3]), 
        .A2_N(n13), .Y(out) );
endmodule


module lut_INPUTS4_1 ( addr, out, config_clk, config_en, config_in, config_out
 );
  input [3:0] addr;
  input [7:0] config_in;
  output [7:0] config_out;
  input config_clk, config_en;
  output out;
  wire   n1, n2, n3, n4, n5, n6, n7, n8, n9, n10, n11, n12, n13, n14, n15, n16,
         n17;
  wire   [7:0] mem;

  sky130_fd_sc_hd__edfxtp_1 mem_reg_7_ ( .D(config_in[7]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[7]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_15_ ( .D(mem[7]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[7]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_6_ ( .D(config_in[6]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[6]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_14_ ( .D(mem[6]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[6]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_5_ ( .D(config_in[5]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[5]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_13_ ( .D(mem[5]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[5]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_4_ ( .D(config_in[4]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[4]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_12_ ( .D(mem[4]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[4]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_3_ ( .D(config_in[3]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[3]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_11_ ( .D(mem[3]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[3]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_2_ ( .D(config_in[2]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[2]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_10_ ( .D(mem[2]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[2]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_1_ ( .D(config_in[1]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[1]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_9_ ( .D(mem[1]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[1]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_0_ ( .D(config_in[0]), .DE(config_en), 
        .CLK(config_clk), .Q(mem[0]) );
  sky130_fd_sc_hd__edfxtp_1 mem_reg_8_ ( .D(mem[0]), .DE(config_en), .CLK(
        config_clk), .Q(config_out[0]) );
  sky130_fd_sc_hd__inv_2 U2 ( .A(addr[0]), .Y(n15) );
  sky130_fd_sc_hd__inv_2 U3 ( .A(addr[2]), .Y(n17) );
  sky130_fd_sc_hd__inv_2 U4 ( .A(addr[1]), .Y(n16) );
  sky130_fd_sc_hd__nor2_1 U5 ( .A(n16), .B(addr[0]), .Y(n10) );
  sky130_fd_sc_hd__nor2_1 U6 ( .A(n16), .B(n15), .Y(n9) );
  sky130_fd_sc_hd__nor2_1 U7 ( .A(n15), .B(addr[1]), .Y(n7) );
  sky130_fd_sc_hd__nor2_1 U8 ( .A(addr[0]), .B(addr[1]), .Y(n6) );
  sky130_fd_sc_hd__a22o_1 U9 ( .A1(mem[5]), .A2(n7), .B1(mem[4]), .B2(n6), .X(
        n1) );
  sky130_fd_sc_hd__a221oi_1 U10 ( .A1(mem[6]), .A2(n10), .B1(mem[7]), .B2(n9), 
        .C1(n1), .Y(n4) );
  sky130_fd_sc_hd__a22o_1 U11 ( .A1(mem[1]), .A2(n7), .B1(mem[0]), .B2(n6), 
        .X(n2) );
  sky130_fd_sc_hd__a221oi_1 U12 ( .A1(mem[2]), .A2(n10), .B1(mem[3]), .B2(n9), 
        .C1(n2), .Y(n3) );
  sky130_fd_sc_hd__o22a_1 U13 ( .A1(n17), .A2(n4), .B1(addr[2]), .B2(n3), .X(
        n14) );
  sky130_fd_sc_hd__a22o_1 U14 ( .A1(config_out[5]), .A2(n7), .B1(config_out[4]), .B2(n6), .X(n5) );
  sky130_fd_sc_hd__a221oi_1 U15 ( .A1(config_out[6]), .A2(n10), .B1(
        config_out[7]), .B2(n9), .C1(n5), .Y(n12) );
  sky130_fd_sc_hd__a22o_1 U16 ( .A1(config_out[1]), .A2(n7), .B1(config_out[0]), .B2(n6), .X(n8) );
  sky130_fd_sc_hd__a221oi_1 U17 ( .A1(config_out[2]), .A2(n10), .B1(
        config_out[3]), .B2(n9), .C1(n8), .Y(n11) );
  sky130_fd_sc_hd__o22ai_1 U18 ( .A1(n12), .A2(n17), .B1(addr[2]), .B2(n11), 
        .Y(n13) );
  sky130_fd_sc_hd__o2bb2ai_1 U19 ( .B1(n14), .B2(addr[3]), .A1_N(addr[3]), 
        .A2_N(n13), .Y(out) );
endmodule


module s44 ( addr, out, config_clk, config_en, config_in, config_out );
  input [6:0] addr;
  input [7:0] config_in;
  output [7:0] config_out;
  input config_clk, config_en;
  output out;
  wire   intermediate;
  wire   [7:0] config_in2;

  lut_INPUTS4_0 first_lut ( .addr(addr[6:3]), .out(intermediate), .config_clk(
        config_clk), .config_en(config_en), .config_in(config_in), 
        .config_out(config_in2) );
  lut_INPUTS4_1 second_lut ( .addr({intermediate, addr[2:0]}), .out(out), 
        .config_clk(config_clk), .config_en(config_en), .config_in(config_in2), 
        .config_out(config_out) );
endmodule