id int64 18 18.8k | created_at timestamp[ns, tz=UTC]date 2026-02-23 07:30:20 2026-02-24 14:51:09 | updated_at timestamp[ns, tz=UTC]date 2026-02-23 08:08:14 2026-02-24 14:51:09 | doc_name stringclasses 1
value | input stringlengths 11 9.24k | output stringlengths 0 738 | is_personal bool 2
classes | is_sentence bool 2
classes | is_corrected bool 2
classes |
|---|---|---|---|---|---|---|---|---|
10,957 | 2026-02-24T10:11:22.355000Z | 2026-02-24T10:11:22.355000Z | Lec. | StandartCommandInfo | false | false | false | |
10,956 | 2026-02-24T10:11:20.797000Z | 2026-02-24T10:11:20.797000Z | Lec. | Обеспечивает взаимодействие с инструментом Berkeley ABC для логической оптимизации и анализа цифровых схем | false | true | false | |
10,955 | 2026-02-24T10:11:18.732000Z | 2026-02-24T10:11:18.732000Z | Lec. | CircuitMetrics – структура с полным набором характеристик схемы | false | true | false | |
10,954 | 2026-02-24T10:11:16.810000Z | 2026-02-24T10:11:16.810000Z | Lec. | Аргументы:. projectName (std::string) – имя анализируемого проекта;. runName (std::string) – идентификатор конкретного запуска (например, "run_20250115");. directory (std::string) – директория проекта | false | true | false | |
10,953 | 2026-02-24T10:11:15.136000Z | 2026-02-24T10:11:15.136000Z | Lec. | Собирает метрики проекта после выполнения всех этапов | false | true | false | |
10,952 | 2026-02-24T10:11:13.563000Z | 2026-02-24T10:11:13.563000Z | Lec. | Исключения:. std::runtime_error – если проект не существует или синтез завершился с ошибками. getMetrics() | false | true | false | |
10,951 | 2026-02-24T10:11:11.861000Z | 2026-02-24T10:11:11.861000Z | Lec. | CommandWorkResult – результат выполнения с метриками синтеза | false | true | false | |
10,950 | 2026-02-24T10:11:10.308000Z | 2026-02-24T10:11:10.308000Z | Lec. | По умолчанию текущая | false | true | false | |
10,949 | 2026-02-24T10:11:08.759000Z | 2026-02-24T10:11:08.759000Z | Lec. | Аргументы:. projectName (std::string) – имя существующего проекта;. directory (std::string) – рабочая директория проекта | false | true | false | |
10,948 | 2026-02-24T10:11:06.995000Z | 2026-02-24T10:11:06.995000Z | Lec. | Запускает этап логического синтеза в OpenLane | false | true | false | |
10,947 | 2026-02-24T10:11:04.737000Z | 2026-02-24T10:11:04.737000Z | Lec. | Исключения:. std::invalid_argument – если имя проекта содержит недопустимые символы;. std::filesystem_error – при проблемах с доступом к файлам. runSynthesis() | false | false | false | |
10,946 | 2026-02-24T10:11:03.018000Z | 2026-02-24T10:11:03.018000Z | Lec. | CommandWorkResult – структура, содержащая флаг успешности выполнения (correct) и подробный лог операций | false | true | false | |
10,945 | 2026-02-24T10:11:01.506000Z | 2026-02-24T10:11:01.506000Z | Lec. | Возвращаемое значение: | false | false | false | |
10,944 | 2026-02-24T10:10:58.386000Z | 2026-02-24T10:10:58.386000Z | Lec. | По умолчанию текущая директория | false | true | false | |
10,943 | 2026-02-24T10:10:56.363000Z | 2026-02-24T10:10:56.363000Z | Lec. | Содержит только буквы, цифры и подчеркивания;. verilogFile (std::string) – абсолютный или относительный путь к файлу с RTL-описанием на Verilog;. directory (std::string) – базовый каталог для создания проекта | false | true | false | |
10,942 | 2026-02-24T10:10:54.737000Z | 2026-02-24T10:10:54.737000Z | Lec. | Аргументы:. projectName (std::string) – уникальное имя создаваемого проекта | false | true | false | |
10,941 | 2026-02-24T10:10:53.217000Z | 2026-02-24T10:10:53.217000Z | Lec. | Создает новый проект OpenLane и необходимую файловую структуру | false | true | false | |
10,940 | 2026-02-24T10:10:51.533000Z | 2026-02-24T10:10:51.533000Z | Lec. | Методы. createProject() | false | false | false | |
10,939 | 2026-02-24T10:10:49.914000Z | 2026-02-24T10:10:49.914000Z | Lec. | Влияет на надежность;. congestionH/V (double) – % перегрузки по направлениям (0–100%) | false | true | false | |
10,938 | 2026-02-24T10:10:48.225000Z | 2026-02-24T10:10:48.225000Z | Lec. | Атрибуты:. wireLengthTotal (double) – общая длина соединений (μm);. viaCount (int) – количество переходных отверстий | false | false | false | |
10,937 | 2026-02-24T10:10:46.557000Z | 2026-02-24T10:10:46.557000Z | Lec. | Параметры трассировки | false | true | false | |
10,936 | 2026-02-24T10:10:45.012000Z | 2026-02-24T10:10:45.012000Z | Lec. | RoutingMetrics | false | false | false | |
10,935 | 2026-02-24T10:10:43.435000Z | 2026-02-24T10:10:43.435000Z | Lec. | Атрибуты:. powerTotal (double) – суммарная мощность (мВт);. powerDynamic (double) – динамическая составляющая (переключения);. powerStatic (double) – статическая мощность | false | false | false | |
10,934 | 2026-02-24T10:10:41.736000Z | 2026-02-24T10:10:41.736000Z | Lec. | Содержит данные об энергопотреблении | false | true | false | |
10,933 | 2026-02-24T10:10:40.169000Z | 2026-02-24T10:10:40.169000Z | Lec. | PowerMetrics | false | false | false | |
10,932 | 2026-02-24T10:10:38.577000Z | 2026-02-24T10:10:38.577000Z | Lec. | Ключевой параметр производительности | false | true | false | |
10,931 | 2026-02-24T10:10:36.932000Z | 2026-02-24T10:10:36.932000Z | Lec. | Отрицательное значение - нарушение таймингов;. holdWNS (double) – Worst Negative Slack для hold времени,. maxClockFreq (double) – максимальная частота работы (МГц) | false | false | false | |
10,930 | 2026-02-24T10:10:35.255000Z | 2026-02-24T10:10:35.255000Z | Lec. | Атрибуты:. setupWNS (double) – Worst Negative Slack для setup времени (нс) | false | true | false | |
10,929 | 2026-02-24T10:10:33.635000Z | 2026-02-24T10:10:33.635000Z | Lec. | Хранит временные характеристики | false | true | false | |
10,928 | 2026-02-24T10:10:32.120000Z | 2026-02-24T10:10:32.120000Z | Lec. | TimingMetrics | false | false | false | |
10,927 | 2026-02-24T10:10:30.358000Z | 2026-02-24T10:10:30.358000Z | Lec. | Показатель качества синтеза | false | false | false | |
10,926 | 2026-02-24T10:10:28.865000Z | 2026-02-24T10:10:28.866000Z | Lec. | Индикатор сложности схемы;. combinationalCells (int) – количество комбинационных элементов (AND, OR и т.д.);. sequentialCells (int) – число последовательностных элементов (DFF, latch);. bufferCells (int) – количество буферов | false | false | false | |
10,925 | 2026-02-24T10:10:27.242000Z | 2026-02-24T10:10:27.242000Z | Lec. | Атрибуты:. cellCount (int) – общее число ячеек | false | false | false | |
10,924 | 2026-02-24T10:10:25.555000Z | 2026-02-24T10:10:25.555000Z | Lec. | Содержит данные о ячейках схемы | false | true | false | |
10,923 | 2026-02-24T10:10:23.996000Z | 2026-02-24T10:10:23.996000Z | Lec. | CellMetrics | false | false | false | |
10,922 | 2026-02-24T10:10:22.180000Z | 2026-02-24T10:10:22.180000Z | Lec. | Оптимальное значение 50–70% | false | true | false | |
10,921 | 2026-02-24T10:10:20.216000Z | 2026-02-24T10:10:20.216000Z | Lec. | Важно для расчета стоимости производства;. utilizationCore (double) – % использования стандартных ячеек | false | true | false | |
10,920 | 2026-02-24T10:10:18.648000Z | 2026-02-24T10:10:18.648000Z | Lec. | Критично для оценки эффективности размещения;. dieArea (double) – площадь всего кристалла | false | true | false | |
10,919 | 2026-02-24T10:10:16.912000Z | 2026-02-24T10:10:16.912000Z | Lec. | Используется для оценки занимаемого места на кристалле;. coreArea (double) – площадь ядра без учета I/O | false | true | false | |
10,918 | 2026-02-24T10:10:15.343000Z | 2026-02-24T10:10:15.343000Z | Lec. | Атрибуты:. area (double) – общая площадь в μm² | false | false | false | |
10,917 | 2026-02-24T10:10:13.764000Z | 2026-02-24T10:10:13.764000Z | Lec. | Содержит метрики площади схемы | false | true | false | |
10,916 | 2026-02-24T10:10:12.337000Z | 2026-02-24T10:10:12.337000Z | Lec. | AreaMetrics | false | false | false | |
10,915 | 2026-02-24T10:10:10.626000Z | 2026-02-24T10:10:10.626000Z | Lec. | Включает статическую и динамическую составляющие;. drcViolations (int) – количество нарушений правил проектирования (Design Rule Check) | false | true | false | |
10,914 | 2026-02-24T10:10:08.732000Z | 2026-02-24T10:10:08.732000Z | Lec. | Определяется по результатам статического временного анализа;. powerTotal (double) – суммарное энергопотребление схемы в милливаттах (мВт) | false | false | false | |
10,913 | 2026-02-24T10:10:06.892000Z | 2026-02-24T10:10:06.892000Z | Lec. | Показывает эффективность размещения стандартных ячеек;. maxClockFreq (double) – максимальная достижимая тактовая частота в мегагерцах (МГц) | false | true | false | |
10,912 | 2026-02-24T10:10:05.211000Z | 2026-02-24T10:10:05.211000Z | Lec. | Используется для оценки занимаемого места на кристалле;. utilizationCore (double) – процент использования площади ядра | false | true | false | |
10,911 | 2026-02-24T10:10:03.300000Z | 2026-02-24T10:10:03.300000Z | Lec. | Атрибуты:. area (double) – общая площадь схемы в квадратных микрометрах (μm²) | false | false | false | |
10,910 | 2026-02-24T10:10:01.733000Z | 2026-02-24T10:10:01.733000Z | Lec. | Содержит итоговые параметры схемы после выполнения всех этапов проектирования | false | true | false | |
10,909 | 2026-02-24T10:10:00.143000Z | 2026-02-24T10:10:00.143000Z | Lec. | CircuitMetrics | false | false | false | |
10,908 | 2026-02-24T10:09:58.711000Z | 2026-02-24T10:09:58.711000Z | Lec. | Структуры данных | false | true | false | |
10,907 | 2026-02-24T10:09:56.577000Z | 2026-02-24T10:09:56.577000Z | Lec. | Обеспечивает полный цикл проектирования ASIC через OpenLane, включая создание проектов, запуск этапов синтеза и размещения, а также сбор метрик качества схемы | false | true | false | |
10,906 | 2026-02-24T10:09:54.761000Z | 2026-02-24T10:09:54.761000Z | Lec. | Надежность (например, расхождение схемы и топологии) | false | true | false | |
10,905 | 2026-02-24T10:09:53.216000Z | 2026-02-24T10:09:53.216000Z | Lec. | Энергопотребление (например, суммарная мощность), | false | true | false | |
10,904 | 2026-02-24T10:09:51.406000Z | 2026-02-24T10:09:51.406000Z | Lec. | Физические параметры (например, площадь ядра), | false | true | false | |
10,903 | 2026-02-24T10:09:49.455000Z | 2026-02-24T10:09:49.455000Z | Lec. | Временные характеристики (например, максимальная рабочая частота), | false | true | false | |
10,902 | 2026-02-24T10:09:47.633000Z | 2026-02-24T10:09:47.633000Z | Lec. | Модуль отслеживает 4 категории параметров: | false | false | false | |
10,901 | 2026-02-24T10:09:44.495000Z | 2026-02-24T10:09:44.495000Z | Lec. | Связь с OpenLane: использует физические метрики (например, площадь) для учета влияния производственных дефектов на надежность | false | true | false | |
10,900 | 2026-02-24T10:09:42.682000Z | 2026-02-24T10:09:42.682000Z | Lec. | Связь с ABC/Yosys: анализирует оптимизированную схему (после resyn2 или optVerilog) для оценки влияния отказов элементов на выходы; | false | true | false | |
10,899 | 2026-02-24T10:09:41.116000Z | 2026-02-24T10:09:41.116000Z | Lec. | Модуль Reliability взаимодействует с результатами оптимизации ABC/Yosys и метриками OpenLane: | false | true | false | |
10,898 | 2026-02-24T10:09:39.462000Z | 2026-02-24T10:09:39.463000Z | Lec. | Генерация отчетов о площади, мощности, временных характеристиках и других параметрах | false | true | false | |
10,897 | 2026-02-24T10:09:37.609000Z | 2026-02-24T10:09:37.609000Z | Lec. | Сбор и анализ параметров схемы на каждом этапе; | false | true | false | |
10,896 | 2026-02-24T10:09:35.845000Z | 2026-02-24T10:09:35.845000Z | Lec. | Запуск отдельных этапов маршрута (синтез, планировка, размещение, CTS, трассировка); | false | true | false | |
10,895 | 2026-02-24T10:09:34.326000Z | 2026-02-24T10:09:34.326000Z | Lec. | Запуск полного маршрута проектирования от Verilog до GDSII; | false | true | false | |
10,894 | 2026-02-24T10:09:32.829000Z | 2026-02-24T10:09:32.829000Z | Lec. | Создание и настройка проектов OpenLane; | false | true | false | |
10,893 | 2026-02-24T10:09:31.295000Z | 2026-02-24T10:09:31.295000Z | Lec. | Работа с OpenLane | false | true | false | |
10,892 | 2026-02-24T10:09:29.768000Z | 2026-02-24T10:09:29.768000Z | Lec. | Анализа структуры схемы (иерархия модулей, пути сигналов) | false | true | false | |
10,891 | 2026-02-24T10:09:28.256000Z | 2026-02-24T10:09:28.256000Z | Lec. | Преобразования Verilog в FIRRTL (промежуточный формат); | false | true | false | |
10,890 | 2026-02-24T10:09:26.742000Z | 2026-02-24T10:09:26.742000Z | Lec. | Синтеза и оптимизации RTL-описаний; | false | true | false | |
10,889 | 2026-02-24T10:09:25.207000Z | 2026-02-24T10:09:25.207000Z | Lec. | Yosys применяется для: | false | true | false | |
10,888 | 2026-02-24T10:09:23.612000Z | 2026-02-24T10:09:23.612000Z | Lec. | Интеграция с Yosys | false | true | false | |
10,887 | 2026-02-24T10:09:22.111000Z | 2026-02-24T10:09:22.111000Z | Lec. | Конвертации между форматами (Verilog и BENCH) | false | true | false | |
10,886 | 2026-02-24T10:09:20.315000Z | 2026-02-24T10:09:20.315000Z | Lec. | Анализа временных характеристик (задержки, критический путь); | false | true | false | |
10,885 | 2026-02-24T10:09:18.800000Z | 2026-02-24T10:09:18.800000Z | Lec. | Оптимизации логических схем (комбинационных и последовательностных); | false | true | false | |
10,884 | 2026-02-24T10:09:17.286000Z | 2026-02-24T10:09:17.286000Z | Lec. | ABC используется для: | false | true | false | |
10,883 | 2026-02-24T10:09:15.852000Z | 2026-02-24T10:09:15.852000Z | Lec. | Взаимодействие с ABC (Berkeley ABC) | false | true | false | |
10,882 | 2026-02-24T10:09:14.203000Z | 2026-02-24T10:09:14.203000Z | Lec. | Рисунок 1 – Архитектура CircuitGen | false | true | false | |
10,881 | 2026-02-24T10:09:12.602000Z | 2026-02-24T10:09:12.602000Z | Lec. | На рисунке 1 представлена архитектура CircuitGen | false | true | false | |
10,880 | 2026-02-24T10:09:10.974000Z | 2026-02-24T10:09:10.975000Z | Lec. | Минимальные требованиям для компьютера:. 4 ГБ ОЗУ;. 25 ГБ свободного места на запоминающем устройстве; | false | true | false | |
10,879 | 2026-02-24T10:09:09.222000Z | 2026-02-24T10:09:09.222000Z | Lec. | Yosys 0.23+; | false | false | false | |
10,878 | 2026-02-24T10:09:07.254000Z | 2026-02-24T10:09:07.254000Z | Lec. | Для сборки проекта требуется CMake 3.21+; | false | true | false | |
10,877 | 2026-02-24T10:09:05.763000Z | 2026-02-24T10:09:05.763000Z | Lec. | Обязателен для работы OpenLane Docker 20.10+; | false | true | false | |
10,876 | 2026-02-24T10:09:04.180000Z | 2026-02-24T10:09:04.180000Z | Lec. | Операционная система Ubuntu 22.04 или Windows 11 c расширением WSL | false | true | false | |
10,875 | 2026-02-24T10:09:02.611000Z | 2026-02-24T10:09:02.611000Z | Lec. | Знание основных этапов ASIC-дизайна | false | true | false | |
10,874 | 2026-02-24T10:09:00.778000Z | 2026-02-24T10:09:00.778000Z | Lec. | Опыт работы с командной строкой; | false | true | false | |
10,873 | 2026-02-24T10:08:59.279000Z | 2026-02-24T10:08:59.279000Z | Lec. | Базовое понимание Verilog/VHDL; | false | true | false | |
10,872 | 2026-02-24T10:08:57.258000Z | 2026-02-24T10:08:57.258000Z | Lec. | Также необходимо: | false | true | false | |
10,871 | 2026-02-24T10:08:55.832000Z | 2026-02-24T10:08:55.832000Z | Lec. | CLI и API для скриптовых сценариев | false | true | false | |
10,870 | 2026-02-24T10:08:54.359000Z | 2026-02-24T10:08:54.359000Z | Lec. | Поддержка форматов: Verilog ↔ FIRRTL ↔ BENCH; | false | true | false | |
10,869 | 2026-02-24T10:08:52.425000Z | 2026-02-24T10:08:52.425000Z | Lec. | Полный цикл OpenLane: синтез → размещение → трассировка → GDSII; | false | true | false | |
10,868 | 2026-02-24T10:08:50.667000Z | 2026-02-24T10:08:50.667000Z | Lec. | Сбор метрик площади, мощности, временных характеристик; | false | true | false | |
10,867 | 2026-02-24T10:08:48.931000Z | 2026-02-24T10:08:48.931000Z | Lec. | Логический синтез (Yosys), технологическая оптимизация (ABC); | false | false | false | |
10,866 | 2026-02-24T10:08:46.916000Z | 2026-02-24T10:08:46.916000Z | Lec. | Библиотека поддерживает следующие функции: | false | false | false | |
10,865 | 2026-02-24T10:08:44.093000Z | 2026-02-24T10:08:44.093000Z | Lec. | Запуска полного маршрута проектирования от Verilog до GDSII | false | true | false | |
10,864 | 2026-02-24T10:08:42.557000Z | 2026-02-24T10:08:42.557000Z | Lec. | Анализа временных и физических параметров схемы; | false | true | false | |
10,863 | 2026-02-24T10:08:41.018000Z | 2026-02-24T10:08:41.018000Z | Lec. | Оптимизации RTL-описаний (Verilog); | false | true | false | |
10,862 | 2026-02-24T10:08:39.540000Z | 2026-02-24T10:08:39.540000Z | Lec. | Она внедряет инструменты Yosys, Berkeley ABC и OpenLane, предоставляя единый интерфейс для: | false | true | false | |
10,861 | 2026-02-24T10:08:38.024000Z | 2026-02-24T10:08:38.024000Z | Lec. | Библиотека CircuitGen_Parameters предназначена для автоматизации проектирования цифровых схем на этапах логического синтеза, оптимизации и физического проектирования ASIC | false | true | false | |
10,860 | 2026-02-24T10:08:36.257000Z | 2026-02-24T10:08:36.257000Z | Lec. | Логирование 18 | false | true | false | |
10,859 | 2026-02-24T10:08:34.782000Z | 2026-02-24T10:08:34.782000Z | Lec. | Тестирование 15. 6 | false | true | false | |
10,858 | 2026-02-24T10:08:33.241000Z | 2026-02-24T10:08:33.241000Z | Lec. | Вспомогательные структуры 15. 5 | false | true | false |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.