docz1105/ComBack · Datasets at Hugging Face

ground_truth listlengths 8 512	natrual_language listlengths 1 243	TS_V_token listlengths 1 182	File stringlengths 2 45	Func stringlengths 1 56	Target stringclasses 175 values	Target_Clf stringclasses 6 values	Compiler_Type stringclasses 2 values	Idx int64 0 36.2k	Length int64 6 510	Cover_Rate float64 1 1	Template_token listlengths 0 0
[ "<s>", "bool", "isLittleEndian", "(", ")", "const", "{", "return", "IsLittle", ";", "}", "</s>" ]	[ "Tests", "whether", "the", "target", "triple", "is", "little", "endian", "." ]	[ "AArch64" ]	AArch64Subtarget (2)	isLittleEndian	AArch64	CPU	LLVM	29,900	10	1	[]
[ "<s>", "void", "X86InstrInfo", "::", "setExecutionDomain", "(", "MachineInstr", "&", "MI", ",", "unsigned", "Domain", ")", "const", "{", "assert", "(", "Domain", ">", "0", "&&", "Domain", "<", "4", "&&", "\"Invalid execution domain\"", ")", ";", "uint16_t", ...	[ "Change", "the", "opcode", "of", "MI", "to", "execute", "in", "Domain", "." ]	[ "X86", "X86", "0", "4", "\"Invalid execution domain\"", "X86II::SSEDomainShift", "3", "\"Not an SSE instruction\"", "3", "\"256-bit vector operations only available in AVX2\"", "\"Cannot change domain\"", "1" ]	X86InstrInfo (2)1	setExecutionDomain	X86	CPU	LLVM	29,901	129	1	[]
[ "<s>", "void", "SystemZTargetLowering", "::", "LowerAsmOperandForConstraint", "(", "SDValue", "Op", ",", "std", "::", "string", "&", "Constraint", ",", "std", "::", "vector", "<", "SDValue", ">", "&", "Ops", ",", "SelectionDAG", "&", "DAG", ")", "const", "{"...	[ "Lower", "the", "specified", "operand", "into", "the", "Ops", "vector", "." ]	[ "SystemZ", "SystemZ", "1", "0", "8", "12", "16", "20", "0x7fffffff" ]	SystemZISelLowering106	LowerAsmOperandForConstraint	SystemZ	CPU	LLVM	29,902	335	1	[]
[ "<s>", "int", "compute_plussi_cc", "(", "rtx", "*", "operands", ")", "{", "enum", "machine_mode", "mode", "=", "GET_MODE", "(", "operands", "[", "0", "]", ")", ";", "gcc_assert", "(", "mode", "==", "SImode", ")", ";", "if", "(", "TARGET_H8300", ")", "{...	[ "Compute", "which", "flag", "bits", "are", "valid", "after", "an", "addition", "insn", "." ]	[ "h8300", "0", "2", "1", "2", "1", "7", "7", "1", "0xffffffff", "0x00000001", "0x00000002", "0x00000004", "0xffffffff", "0xfffffffe", "0xfffffffc", "0x00010000", "0x00020000", "0xffff0000", "0xfffe0000", "0xffff", "0" ]	h83003	compute_plussi_cc	h8300	MPU	GCC	29,903	181	1	[]
[ "<s>", "static", "bool", "insn_references_regno_p", "(", "rtx_insn", "", "insn", ",", "unsigned", "int", "regno", ",", "enum", "attr_type", "type", ")", "{", "struct", "df_insn_info", "", "insn_info", "=", "DF_INSN_INFO_GET", "(", "insn", ")", ";", "df_ref",...	[ "Check", "whether", "INSN", "contains", "a", "reference", "to", "REGNO", "that", "will", "inhibit", "the", "PCREL_OPT", "optimization", ".", "If", "TYPE", "is", "a", "load", "or", "store", "instruction", ",", "return", "true", "if", "there", "is", "a", "de...	[ "rs6000" ]	rs6000-pcrel-opt	insn_references_regno_p	rs6000	CPU	GCC	29,904	108	1	[]
[ "<s>", "int", "SystemZHazardRecognizer", "::", "groupingCost", "(", "SUnit", "", "SU", ")", "const", "{", "const", "MCSchedClassDesc", "", "SC", "=", "getSchedClass", "(", "SU", ")", ";", "if", "(", "!", "SC", "->", "isValid", "(", ")", ")", "return", ...	[ "Return", "the", "cost", "of", "decoder", "grouping", "for", "SU", "." ]	[ "SystemZ", "SystemZ", "0", "3", "1", "3", "3", "1", "0" ]	SystemZHazardRecognizer1	groupingCost	SystemZ	CPU	LLVM	29,905	95	1	[]
[ "<s>", "static", "void", "mips_multi_add_insn", "(", "const", "char", "", "format", ",", "...", ")", "{", "struct", "mips_multi_member", "", "member", ";", "va_list", "ap", ";", "unsigned", "int", "i", ";", "rtx", "op", ";", "member", "=", "mips_multi_ad...	[ "Add", "a", "normal", "insn", "with", "the", "given", "asm", "format", "to", "the", "current", "multi-insn", "sequence", ".", "The", "other", "arguments", "are", "a", "null-terminated", "list", "of", "operands", "." ]	[ "mips", "0" ]	mips	mips_multi_add_insn	mips	CPU	GCC	29,906	88	1	[]
[ "<s>", "StringRef", "XtensaAsmPrinter", "::", "getPassName", "(", ")", "const", "{", "return", "\"Xtensa Assembly Printer\"", ";", "}", "</s>" ]	[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]	[ "Xtensa", "Xtensa", "\"Xtensa Assembly Printer\"" ]	XtensaAsmPrinter1	getPassName	Xtensa	MPU	LLVM	29,907	12	1	[]
[ "<s>", "unsigned", "RISCVAsmParser", "::", "validateTargetOperandClass", "(", "MCParsedAsmOperand", "&", "AsmOp", ",", "unsigned", "Kind", ")", "{", "RISCVOperand", "&", "Op", "=", "static_cast", "<", "RISCVOperand", "&", ">", "(", "AsmOp", ")", ";", "if", "("...	[ "Allow", "a", "target", "to", "add", "special", "case", "operand", "matching", "for", "things", "that", "tblgen", "doesn't/ca", "n't", "handle", "effectively", "." ]	[ "RISCV", "RISCV", "RISCV", "RISCV", "RISCV", "RISCV::FPR64RegClassID", "RISCV", "RISCV::FPR64CRegClassID", "RISCV", "RISCV::VRRegClassID", "0" ]	RISCVAsmParser (2)	validateTargetOperandClass	RISCV	CPU	LLVM	29,908	212	1	[]
[ "<s>", "bool", "DeadCodeElimination", "::", "erase", "(", "const", "SetVector", "<", "NodeId", ">", "&", "Nodes", ")", "{", "if", "(", "Nodes", ".", "empty", "(", ")", ")", "return", "false", ";", "NodeList", "DRNs", ",", "DINs", ";", "for", "(", "au...	[ "erase", "-", "Erases", "an", "element", "identified", "by", "Key", ",", "if", "it", "exists", "." ]	[ "Hexagon", "\"Unexpected code node\"", "\"Removing dead ref nodes:\\n\"", "\" \"", "\"erasing: \"" ]	RDFDeadCode1	erase	Hexagon	DSP	LLVM	29,909	460	1	[]
[ "<s>", "const", "MCFixupKindInfo", "&", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "override", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "VE", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "\"fixup_ve_reflong\"", ",", "0", ",...	[ "Get", "information", "on", "a", "fixup", "kind", "." ]	[ "VE", "VE::NumTargetFixupKinds", "\"fixup_ve_reflong\"", "0", "32", "0", "\"fixup_ve_hi32\"", "0", "32", "0", "\"fixup_ve_lo32\"", "0", "32", "0", "\"fixup_ve_pc_hi32\"", "0", "32", "\"fixup_ve_pc_lo32\"", "0", "32", "\"fixup_ve_got_hi32\"", "0", "32", "0", "\"fixup_v...	VEAsmBackend	getFixupKindInfo	VE	CPU	LLVM	29,910	217	1	[]
[ "<s>", "bool", "ARM64TargetLowering", "::", "isZExtFree", "(", "SDValue", "Val", ",", "EVT", "VT2", ")", "const", "{", "EVT", "VT1", "=", "Val", ".", "getValueType", "(", ")", ";", "if", "(", "isZExtFree", "(", "VT1", ",", "VT2", ")", ")", "{", "retu...	[ "Return", "true", "if", "zero-extending", "the", "specific", "node", "Val", "to", "type", "VT2", "is", "free", "(", "either", "because", "it", "'s", "implicitly", "zero-extended", "such", "as", "ARM", "ldrb", "/", "ldrh", "or", "because", "it", "'s", "fold...	[ "ARM64", "ARM64", "ISD::LOAD", "32" ]	ARM64ISelLowering	isZExtFree	ARM64	CPU	LLVM	29,911	87	1	[]
[ "<s>", "void", "SIAnnotateControlFlow", "::", "push", "(", "BasicBlock", "", "BB", ",", "Value", "", "Saved", ")", "{", "Stack", ".", "push_back", "(", "std", "::", "make_pair", "(", "BB", ",", "Saved", ")", ")", ";", "}", "</s>" ]	[ "Push", "the", "current", "solver", "state", "." ]	[ "AMDGPU", "SI" ]	SIAnnotateControlFlow11	push	AMDGPU	GPU	LLVM	29,912	29	1	[]
[ "<s>", "MachineBasicBlock", "::", "iterator", "XCoreInstrInfo", "::", "loadImmediate", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "unsigned", "Reg", ",", "uint64_t", "Value", ")", "const", "{", "DebugLoc", "dl", ...	[ "Emit", "a", "series", "of", "instructions", "to", "load", "an", "immediate", "." ]	[ "XCore", "XCore", "1", "XCore::MKMSK_rus", "XCore::LDC_ru6", "XCore::LDC_lru6", "4", "XCore::LDWCP_lru6" ]	XCoreInstrInfo22	loadImmediate	XCore	MPU	LLVM	29,913	217	1	[]
[ "<s>", "Align", "ARMTargetLowering", "::", "getABIAlignmentForCallingConv", "(", "Type", "*", "ArgTy", ",", "DataLayout", "DL", ")", "const", "{", "const", "Align", "ABITypeAlign", "(", "DL", ".", "getABITypeAlignment", "(", "ArgTy", ")", ")", ";", "if", "(", ...	[ "Return", "the", "correct", "alignment", "for", "the", "current", "calling", "convention", "." ]	[ "ARM", "ARM" ]	ARMISelLowering (2)6	getABIAlignmentForCallingConv	ARM	CPU	LLVM	29,914	53	1	[]
[ "<s>", "static", "void", "do_dispatch", "(", "rtx_insn", "*", "insn", ",", "int", "mode", ")", "{", "if", "(", "mode", "==", "DISPATCH_INIT", ")", "init_dispatch_sched", "(", ")", ";", "else", "if", "(", "mode", "==", "ADD_TO_DISPATCH_WINDOW", ")", "add_to...	[ "This", "routine", "is", "the", "driver", "of", "the", "dispatch", "scheduler", "." ]	[ "i386" ]	i3864	do_dispatch	i386	CPU	GCC	29,915	35	1	[]
[ "<s>", "SDValue", "HexagonTargetLowering", "::", "LowerReturn", "(", "SDValue", "Chain", ",", "CallingConv", "::", "ID", "CallConv", ",", "bool", "IsVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "const", "Small...	[ "This", "hook", "must", "be", "implemented", "to", "lower", "outgoing", "return", "values", ",", "described", "by", "the", "Outs", "array", ",", "into", "the", "specified", "DAG", "." ]	[ "Hexagon", "Hexagon", "ISD::OutputArg", "16", "Hexagon", "Hexagon", "4", "1", "0", "1", "0", "HexagonISD::RET_FLAG", "MVT::Other" ]	HexagonISelLowering1	LowerReturn	Hexagon	DSP	LLVM	29,916	244	1	[]
[ "<s>", "bool", "GBZ80TargetLowering", "::", "isLegalAddressingMode", "(", "const", "DataLayout", "&", "DL", ",", "const", "AddrMode", "&", "AM", ",", "Type", "", "Ty", ",", "unsigned", "AS", ",", "Instruction", "", "I", ")", "const", "{", "int64_t", "Off...	[ "isLegalAddressingMode", "-", "Return", "true", "if", "the", "addressing", "mode", "represented", "by", "AM", "is", "legal", "for", "this", "target", ",", "for", "a", "load/store", "of", "the", "specified", "type", "." ]	[ "GBZ80", "GB", "0", "0", "0", "0", "1", "0", "0xFF00", "1", "0xFF00", "0", "0xFFFF" ]	GBZ80ISelLowering	isLegalAddressingMode	GBZ80	MPU	LLVM	29,917	161	1	[]
[ "<s>", "void", "relaxInstruction", "(", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "override", "{", "llvm_unreachable", "(", "\"relaxInstruction() should not be called\"", ")", ";", "}", "</s>" ]	[ "Relax", "the", "instruction", "in", "the", "given", "fragment", "to", "the", "next", "wider", "instruction", "." ]	[ "VE", "\"relaxInstruction() should not be called\"" ]	VEAsmBackend	relaxInstruction	VE	CPU	LLVM	29,918	21	1	[]
[ "<s>", "SDValue", "VETargetLowering", "::", "LowerOperation", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "switch", "(", "Op", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "\"Should not custom low...	[ "LowerOperation", "-", "Provide", "custom", "lowering", "hooks", "for", "some", "operations", "." ]	[ "VE", "VE", "\"Should not custom lower this!\"", "ISD::BlockAddress", "ISD::GlobalAddress", "ISD::VASTART", "ISD::VAARG" ]	VEISelLowering17	LowerOperation	VE	CPU	LLVM	29,919	84	1	[]
[ "<s>", "StackOffset", "X86FrameLowering", "::", "getFrameIndexReference", "(", "const", "MachineFunction", "&", "MF", ",", "int", "FI", ",", "Register", "&", "FrameReg", ")", "const", "{", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", ...	[ "getFrameIndexReference", "-", "This", "method", "should", "return", "the", "base", "register", "and", "offset", "used", "to", "reference", "a", "frame", "index", "location", "." ]	[ "X86", "X86", "X86", "X86", "X86", "X86", "0", "X86", "0", "16", "8", "X86", "X86", "16", "0", "\"FPDelta isn't aligned per the Win64 ABI!\"", "X86", "0" ]	X86FrameLowering (2)3	getFrameIndexReference	X86	CPU	LLVM	29,920	398	1	[]
[ "<s>", "bool", "AArch64PassConfig", "::", "addPreISel", "(", ")", "{", "if", "(", "TM", "->", "getOptLevel", "(", ")", "!=", "CodeGenOpt", "::", "None", "&&", "EnablePromoteConstant", ")", "addPass", "(", "createAArch64PromoteConstantPass", "(", ")", ")", ";",...	[ "{", "{", "@", "For", "GlobalISel" ]	[ "AArch64", "AArch64", "AArch64", "AArch64" ]	AArch64TargetMachine29	addPreISel	AArch64	CPU	LLVM	29,921	71	1	[]
[ "<s>", "bool", "HexagonAsmPrinter", "::", "PrintAsmOperand", "(", "const", "MachineInstr", "", "MI", ",", "unsigned", "OpNo", ",", "const", "char", "", "ExtraCode", ",", "raw_ostream", "&", "OS", ")", "{", "if", "(", "ExtraCode", "&&", "ExtraCode", "[", ...	[ "PrintAsmOperand", "-", "Print", "out", "an", "operand", "for", "an", "inline", "asm", "expression", "." ]	[ "Hexagon", "Hexagon", "0", "1", "0", "0", "Hexagon::DoubleRegsRegClass", "0", "Hexagon::isub_lo", "Hexagon::isub_hi", "Hexagon", "\"i\"" ]	HexagonAsmPrinter44	PrintAsmOperand	Hexagon	DSP	LLVM	29,922	226	1	[]
[ "<s>", "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "addRequired", "<", "MachineBranchProbabilityInfo", ">", "(", ")", ";", "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";", "...	[ "getAnalysisUsage", "-", "Subclasses", "that", "override", "getAnalysisUsage", "must", "call", "this", "." ]	[ "Hexagon" ]	HexagonEarlyIfConv (2)	getAnalysisUsage	Hexagon	DSP	LLVM	29,923	54	1	[]
[ "<s>", "static", "bool", "bfin_valid_add", "(", "enum", "machine_mode", "mode", ",", "HOST_WIDE_INT", "value", ")", "{", "unsigned", "HOST_WIDE_INT", "v", "=", "value", ">", "0", "?", "value", ":", "-", "value", ";", "int", "sz", "=", "GET_MODE_SIZE", "(",...	[ "Return", "true", "if", "the", "legitimate", "memory", "address", "for", "a", "memory", "operand", "of", "mode", "MODE", ".", "Return", "false", "if", "not", "." ]	[ "bfin", "0", "1", "0", "2", "1", "2", "8", "0x7ffe", "0x7fff", "0" ]	bfin2	bfin_valid_add	bfin	DSP	GCC	29,924	77	1	[]
[ "<s>", "static", "bool", "s390_return_in_memory", "(", "const_tree", "type", ",", "const_tree", "fundecl", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "INTEGRAL_TYPE_P", "(", "type", ")", "\|\|", "POINTER_TYPE_P", "(", "type", ")", "\|\|", "TREE_CODE", "(", "type", "...	[ "Return", "true", "if", "return", "values", "of", "type", "TYPE", "should", "be", "returned", "in", "a", "memory", "buffer", "whose", "address", "is", "passed", "by", "the", "caller", "as", "hidden", "first", "argument", "." ]	[ "s390", "8", "16" ]	s390	s390_return_in_memory	s390	MPU	GCC	29,925	91	1	[]
[ "<s>", "bool", "X86TargetLowering", "::", "isLoadBitCastBeneficial", "(", "EVT", "LoadVT", ",", "EVT", "BitcastVT", ")", "const", "{", "if", "(", "!", "Subtarget", ".", "hasDQI", "(", ")", "&&", "BitcastVT", "==", "MVT", "::", "v8i1", ")", "return", "false...	[ "Return", "true", "if", "the", "following", "transform", "is", "beneficial", ":", "fold", "(", "conv", "(", "load", "x", ")", ")", "-", ">", "(", "load", "(", "conv", "*", ")", "x", ")", "On", "architectures", "that", "do", "n't", "natively", "suppor...	[ "X86", "X86", "MVT::v8i1" ]	X86ISelLowering	isLoadBitCastBeneficial	X86	CPU	LLVM	29,926	42	1	[]
[ "<s>", "bool", "MCS51TargetLowering", "::", "CanLowerReturn", "(", "CallingConv", "::", "ID", "CallConv", ",", "MachineFunction", "&", "MF", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "LLVMCo...	[ "This", "hook", "should", "be", "implemented", "to", "check", "whether", "the", "return", "values", "described", "by", "the", "Outs", "array", "can", "fit", "into", "the", "return", "registers", "." ]	[ "MCS51", "MCS51", "ISD::OutputArg", "MCS51", "16", "MCS51", "8" ]	MCS51ISelLowering	CanLowerReturn	MCS51	MPU	LLVM	29,927	89	1	[]
[ "<s>", "const", "uint16_t", "", "AMDGPURegisterInfo", "::", "getCalleeSavedRegs", "(", "const", "MachineFunction", "", "MF", ")", "const", "{", "return", "&", "CalleeSavedReg", ";", "}", "</s>" ]	[ "Code", "Generation", "virtual", "methods", "..." ]	[ "R600" ]	AMDGPURegisterInfo18	getCalleeSavedRegs	R600	GPU	LLVM	29,928	19	1	[]
[ "<s>", "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "\"SPIRV Decorations Generation\"", ";", "}", "</s>" ]	[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]	[ "SPIRV", "\"SPIRV Decorations Generation\"" ]	SPIRVGenerateDecorations	getPassName	SPIRV	Virtual ISA	LLVM	29,929	11	1	[]
[ "<s>", "unsigned", "J2InstrInfo", "::", "removeBranch", "(", "MachineBasicBlock", "&", "MBB", ",", "int", "*", "BytesRemoved", ")", "const", "{", "assert", "(", "!", "BytesRemoved", "&&", "\"code size not handled\"", ")", ";", "MachineBasicBlock", "::", "iterator"...	[ "Remove", "the", "branching", "code", "at", "the", "end", "of", "the", "specific", "MBB", "." ]	[ "J2", "J2", "\"code size not handled\"", "0", "J2::BRA" ]	J2InstrInfo	removeBranch	J2	MPU	LLVM	29,930	89	1	[]
[ "<s>", "bool", "Emitter", "<", "CodeEmitter", ">", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "MCE", ".", "setModuleInfo", "(", "&", "getAnalysis", "<", "MachineModuleInfo", ">", "(", ")", ")", ";", "II", "=", "TM", ".", "...	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]	[ "X86", "X86", "\"JITTing function '\"", "\"'\\n\"", "X86::MOVPC32r", "X86::POP32r" ]	X86CodeEmitter15	runOnMachineFunction	X86	CPU	LLVM	29,931	232	1	[]
[ "<s>", "SDValue", "OR1KTargetLowering", "::", "LowerFormalArguments", "(", "SDValue", "Chain", ",", "CallingConv", "::", "ID", "CallConv", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "InputArg", ">", "&", "Ins", ",", "const", "S...	[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "incoming", "(", "formal", ")", "arguments", ",", "described", "by", "the", "Ins", "array", ",", "into", "the", "specified", "DAG", "." ]	[ "OR1K", "OR1K", "ISD::InputArg", "\"Unsupported calling convention\"" ]	OR1KISelLowering1	LowerFormalArguments	OR1K	CPU	LLVM	29,932	86	1	[]
[ "<s>", "void", "assignValueToAddress", "(", "const", "CallLowering", "::", "ArgInfo", "&", "Arg", ",", "unsigned", "RegIndex", ",", "Register", "Addr", ",", "uint64_t", "MemSize", ",", "MachinePointerInfo", "&", "MPO", ",", "CCValAssign", "&", "VA", ")", "over...	[ "An", "overload", "which", "takes", "an", "ArgInfo", "if", "additional", "information", "about", "the", "arg", "is", "needed", "." ]	[ "AArch64", "8", "0", "MVT::i8", "MVT::i16", "0" ]	AArch64CallLowering30	assignValueToAddress	AArch64	CPU	LLVM	29,933	217	1	[]
[ "<s>", "bool", "isTargetEHABICompatible", "(", ")", "const", "{", "return", "(", "TargetTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "EABI", "\|\|", "TargetTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "GNUEABI", "\|\|", "Tar...	[ "Tests", "whether", "the", "target", "supports", "the", "EHABI", "exception", "handling", "standard", "." ]	[ "ARM" ]	ARMSubtarget34	isTargetEHABICompatible	ARM	CPU	LLVM	29,934	65	1	[]
[ "<s>", "ArrayRef", "<", "MCPhysReg", ">", "ARMBaseRegisterInfo", "::", "getIntraCallClobberedRegs", "(", "const", "MachineFunction", "*", "MF", ")", "const", "{", "static", "const", "MCPhysReg", "IntraCallClobberedRegs", "[", "]", "=", "{", "ARM", "::", "R12", "...	[ "Return", "a", "list", "of", "all", "of", "the", "registers", "which", "are", "clobbered", "``", "inside", "''", "a", "call", "to", "the", "given", "function", "." ]	[ "ARM", "ARM", "ARM::R12" ]	ARMBaseRegisterInfo	getIntraCallClobberedRegs	ARM	CPU	LLVM	29,935	38	1	[]
[ "<s>", "int", "X86TTIImpl", "::", "getGatherScatterOpCost", "(", "unsigned", "Opcode", ",", "Type", "", "SrcVTy", ",", "Value", "", "Ptr", ",", "bool", "VariableMask", ",", "unsigned", "Alignment", ")", "{", "assert", "(", "SrcVTy", "->", "isVectorTy", "("...	[ "Calculate", "the", "cost", "of", "Gather", "/", "Scatter", "operation", "." ]	[ "X86", "X86", "\"Unexpected data type for Gather/Scatter\"", "\"Unexpected type for Ptr argument\"", "2", "4" ]	X86TargetTransformInfo119	getGatherScatterOpCost	X86	CPU	LLVM	29,936	221	1	[]
[ "<s>", "void", "nds32_check_isr_attrs_conflict", "(", "tree", "func_decl", ",", "tree", "func_attrs", ")", "{", "int", "save_all_p", ",", "partial_save_p", ";", "int", "nested_p", ",", "not_nested_p", ",", "nested_ready_p", ";", "int", "intr_p", ",", "excp_p", "...	[ "Function", "for", "nds32_merge_decl_attributes", "(", ")", "and", "nds32_insert_attributes", "(", ")", "to", "check", "if", "there", "are", "any", "conflict", "isr-specific", "attributes", "being", "set", ".", "We", "need", "to", "check", ":", "1", ".", "Only...	[ "nds32", "0", "0", "0", "\"save_all\"", "1", "\"partial_save\"", "1", "1", "\"multiple save reg attributes to function %qD\"", "\"nested\"", "1", "\"not_nested\"", "1", "\"nested_ready\"", "1", "1", "\"multiple nested types attributes to function %qD\"", "\"interrupt\"", "1", ...	nds32-isr2	nds32_check_isr_attrs_conflict	nds32	CPU	GCC	29,937	211	1	[]
[ "<s>", "static", "rtvec", "rs6000_const_vec", "(", "machine_mode", "mode", ")", "{", "int", "i", ",", "subparts", ";", "rtvec", "v", ";", "switch", "(", "mode", ")", "{", "case", "E_V1TImode", ":", "subparts", "=", "1", ";", "break", ";", "case", "E_V2...	[ "Generate", "a", "vector", "of", "constants", "to", "permute", "MODE", "for", "a", "little-endian", "storage", "operation", "by", "swapping", "the", "two", "halves", "of", "a", "vector", "." ]	[ "rs6000", "1", "2", "4", "8", "16", "0", "2", "2", "2", "2" ]	rs6000	rs6000_const_vec	rs6000	CPU	GCC	29,938	156	1	[]
[ "<s>", "static", "std", "::", "string", "getEdgeAttributes", "(", "const", "void", "*", ",", "GraphTraits", "<", "SpillCostAnalysisGraph", ">", "::", "ChildIteratorType", "e", ",", "const", "SpillCostAnalysisGraph", "&", "G", ")", "{", "std", "::", "string", "...	[ "If", "you", "want", "to", "override", "the", "dot", "attributes", "printed", "for", "a", "particular", "edge", ",", "override", "this", "method", "." ]	[ "Patmos", "\"label=\\\"\"", "\"BB#\"", "\":\"", "\"\\\"\"" ]	PatmosStackCacheAnalysis	getEdgeAttributes	Patmos	VLIW	LLVM	29,939	107	1	[]
[ "<s>", "unsigned", "MCS51InstrInfo", "::", "isStoreToStackSlot", "(", "const", "MachineInstr", "&", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "MCS51", "::", "STDPtrQRr", ":", ...	[ "isStoreToStackSlot", "-", "If", "the", "specified", "machine", "instruction", "is", "a", "direct", "store", "to", "a", "stack", "slot", ",", "return", "the", "virtual", "or", "physical", "register", "number", "of", "the", "source", "reg", "along", "with", "...	[ "MCS51", "MCS51", "MCS51::STDPtrQRr", "MCS51::STDWPtrQRr", "0", "1", "1", "0", "0", "2", "0" ]	MCS51InstrInfo	isStoreToStackSlot	MCS51	MPU	LLVM	29,940	112	1	[]
[ "<s>", "void", "PPCPassConfig", "::", "addMachineSSAOptimization", "(", ")", "{", "TargetPassConfig", "::", "addMachineSSAOptimization", "(", ")", ";", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "ppc64le...	[ "Methods", "with", "trivial", "inline", "returns", "are", "convenient", "points", "in", "the", "common", "codegen", "pass", "pipeline", "where", "targets", "may", "insert", "passes", "." ]	[ "PowerPC", "PPC", "PPC" ]	PPCTargetMachine61	addMachineSSAOptimization	PowerPC	CPU	LLVM	29,941	40	1	[]
[ "<s>", "const", "RISCVInstrInfo", "*", "getInstrInfo", "(", ")", "const", "{", "return", "&", "InstrInfo", ";", "}", "</s>" ]	[ "TargetInstrInfo", "getter", "." ]	[ "RISCV", "RISCV" ]	RISCVSubtarget (2)1	getInstrInfo	RISCV	CPU	LLVM	29,942	13	1	[]
[ "<s>", "static", "void", "emit_store_conditional", "(", "machine_mode", "mode", ",", "rtx", "res", ",", "rtx", "mem", ",", "rtx", "val", ")", "{", "rtx", "(", "*", "fn", ")", "(", "rtx", ",", "rtx", ",", "rtx", ")", "=", "NULL", ";", "switch", "(",...	[ "A", "subroutine", "of", "the", "atomic", "operation", "splitters", ".", "Emit", "a", "store-conditional", "instruction", "in", "MODE", "." ]	[ "rs6000" ]	rs6000	emit_store_conditional	rs6000	CPU	GCC	29,943	113	1	[]
[ "<s>", "uint64_t", "SIMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "...	[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]	[ "AMDGPU", "SI", "4", "8", "0", "AMDGPU::isSISrcOperand", "0U", "\"Encoding of this operand type is not supported yet.\"", "0" ]	SIMCCodeEmitter10	getMachineOpValue	AMDGPU	GPU	LLVM	29,944	279	1	[]
[ "<s>", "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "addRequired", "<", "LegacyDivergenceAnalysis", ">", "(", ")", ";", "AU", ".", "addRequired", "<", "MemorySSAWrapperPass", ">", "(", ")", ";", "AU",...	[ "getAnalysisUsage", "-", "Subclasses", "that", "override", "getAnalysisUsage", "must", "call", "this", "." ]	[ "AMDGPU" ]	AMDGPUAnnotateUniformValues21	getAnalysisUsage	AMDGPU	GPU	LLVM	29,945	44	1	[]
[ "<s>", "std", "::", "pair", "<", "unsigned", ",", "const", "TargetRegisterClass", "", ">", "AVRTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "TargetRegisterInfo", "", "TRI", ",", "StringRef", "Constraint", ",", "MVT", "VT", ")", "const", ...	[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]	[ "AVR", "AVR", "AVR", "1", "0", "0U", "AVR::LD8loRegClass", "0U", "AVR::PTRDISPREGSRegClass", "0U", "AVR::LD8RegClass", "0U", "AVR::GPR8loRegClass", "0U", "AVR::PTRREGSRegClass", "0U", "AVR::GPRSPRegClass", "MVT::i8", "0U", "AVR::GPR8RegClass", "MVT::i16", "\"inline asm cons...	AVRISelLowering10	getRegForInlineAsmConstraint	AVR	MPU	LLVM	29,946	343	1	[]
[ "<s>", "bool", "AMDGPUCFGPerform", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "func", ")", "{", "return", "llvmCFGStruct", "::", "CFGStructurizer", "<", "AMDGPUCFGStructurizer", ">", "(", ")", ".", "run", "(", "func", ",", "*", "this", ",", "TR...	[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]	[ "R600" ]	AMDILCFGStructurizer16	runOnMachineFunction	R600	GPU	LLVM	29,947	31	1	[]
[ "<s>", "void", "SIInstrInfo", "::", "loadRegFromStackSlot", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "Register", "DestReg", ",", "int", "FrameIndex", ",", "const", "TargetRegisterClass", "*", "RC", ",", "const", ...	[ "Load", "the", "specified", "register", "of", "the", "given", "register", "class", "from", "the", "specified", "stack", "frame", "index", "." ]	[ "AMDGPU", "SI", "SI", "SI", "AMDGPU::M0", "\"m0 should not be reloaded into\"", "AMDGPU::EXEC_LO", "AMDGPU::EXEC_HI", "AMDGPU::EXEC", "\"exec should not be spilled\"", "4", "AMDGPU::SReg_32_XM0_XEXECRegClass", "0" ]	SIInstrInfo37	loadRegFromStackSlot	AMDGPU	GPU	LLVM	29,948	348	1	[]
[ "<s>", "WeightedLeaf", "pop", "(", ")", "{", "if", "(", "HaveConst", ")", "{", "HaveConst", "=", "false", ";", "return", "ConstElt", ";", "}", "std", "::", "pop_heap", "(", "Q", ".", "begin", "(", ")", ",", "Q", ".", "end", "(", ")", ",", "Weight...	[ "Pop", "the", "previous", "solver", "state", "." ]	[ "Hexagon" ]	HexagonISelDAGToDAG1	pop	Hexagon	DSP	LLVM	29,949	47	1	[]
[ "<s>", "void", "WebAssemblyFrameLowering", "::", "writeSPToGlobal", "(", "unsigned", "SrcReg", ",", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "&", "InsertStore", ",", "const", "DebugLoc", "&", "...	[ "Write", "SP", "back", "to", "__stack_pointer", "global", "." ]	[ "WebAssembly", "WebAssembly", "WebAssembly", "\"__stack_pointer\"", "WebAssembly::GLOBAL_SET_I32", "WebAssemblyII::MO_SYMBOL_GLOBAL" ]	WebAssemblyFrameLowering32	writeSPToGlobal	WebAssembly	Virtual ISA	LLVM	29,950	98	1	[]
[ "<s>", "bool", "PPCInstrInfo", "::", "isPredicable", "(", "const", "MachineInstr", "&", "MI", ")", "const", "{", "unsigned", "OpC", "=", "MI", ".", "getOpcode", "(", ")", ";", "switch", "(", "OpC", ")", "{", "default", ":", "return", "false", ";", "cas...	[ "Return", "true", "if", "the", "specified", "instruction", "can", "be", "predicated", "." ]	[ "PowerPC", "PPC", "PPC::B", "PPC::BLR", "PPC::BLR8", "PPC::BCTR", "PPC::BCTR8", "PPC::BCTRL", "PPC::BCTRL8" ]	PPCInstrInfo (2)2	isPredicable	PowerPC	CPU	LLVM	29,951	71	1	[]
[ "<s>", "void", "X86ATTInstPrinter", "::", "printInst", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "OS", ",", "StringRef", "Annot", ")", "{", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ...	[ "Print", "the", "specified", "MCInst", "to", "the", "specified", "raw_ostream", "." ]	[ "X86", "X86", "X86II::LOCK", "\"\\tlock\\n\"", "X86" ]	X86ATTInstPrinter (2)	printInst	X86	CPU	LLVM	29,952	92	1	[]
[ "<s>", "void", "HexagonTargetMachine", "::", "registerPassBuilderCallbacks", "(", "PassBuilder", "&", "PB", ",", "bool", "DebugPassManager", ")", "{", "PB", ".", "registerLateLoopOptimizationsEPCallback", "(", "[", "=", "]", "(", "LoopPassManager", "&", "LPM", ",", ...	[ "Invoke", "the", "PassBuilder", "callback", "registration", "." ]	[ "Hexagon", "Hexagon", "Hexagon", "Hexagon" ]	HexagonTargetMachine50	registerPassBuilderCallbacks	Hexagon	DSP	LLVM	29,953	74	1	[]
[ "<s>", "static", "void", "riscv_extend_comparands", "(", "rtx_code", "code", ",", "rtx", "", "op0", ",", "rtx", "", "op1", ")", "{", "if", "(", "GET_MODE_SIZE", "(", "word_mode", ")", ">", "GET_MODE_SIZE", "(", "GET_MODE", "(", "*", "op0", ")", ")", ...	[ "Sign-", "or", "zero-extend", "OP0", "and", "OP1", "for", "integer", "comparisons", "." ]	[ "riscv" ]	riscv	riscv_extend_comparands	riscv	CPU	GCC	29,954	187	1	[]
[ "<s>", "const", "char", "*", "HexagonTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "HexagonISD", "::", "NodeType", ")", "Opcode", ")", "{", "case", "HexagonISD", "::", "ALLOCA", ":", "return", "...	[ "getTargetNodeName", "-", "This", "method", "returns", "the", "name", "of", "a", "target", "specific" ]	[ "Hexagon", "Hexagon", "HexagonISD::NodeType", "HexagonISD::ALLOCA", "\"HexagonISD::ALLOCA\"", "HexagonISD::ARGEXTEND", "\"HexagonISD::ARGEXTEND\"", "HexagonISD::AT_GOT", "\"HexagonISD::AT_GOT\"", "HexagonISD::AT_PCREL", "\"HexagonISD::AT_PCREL\"", "HexagonISD::BARRIER", "\"HexagonISD::BARRIE...	HexagonISelLowering8	getTargetNodeName	Hexagon	DSP	LLVM	29,955	426	1	[]
[ "<s>", "MCObjectWriter", "*", "createObjectWriter", "(", "raw_ostream", "&", "OS", ")", "const", "override", "{", "return", "createAMDGPUELFObjectWriter", "(", "OS", ")", ";", "}", "</s>" ]	[ "Create", "a", "new", "MCObjectWriter", "instance", "for", "use", "by", "the", "assembler", "backend", "to", "emit", "the", "final", "object", "file", "." ]	[ "R600" ]	AMDGPUAsmBackend1	createObjectWriter	R600	GPU	LLVM	29,956	18	1	[]
[ "<s>", "static", "void", "arm_expand_vec_perm_1", "(", "rtx", "target", ",", "rtx", "op0", ",", "rtx", "op1", ",", "rtx", "sel", ")", "{", "machine_mode", "vmode", "=", "GET_MODE", "(", "target", ")", ";", "bool", "one_vector_p", "=", "rtx_equal_p", "(", ...	[ "Generate", "a", "variable", "permutation", "." ]	[ "arm" ]	arm	arm_expand_vec_perm_1	arm	CPU	GCC	29,957	207	1	[]
[ "<s>", "const", "char", "*", "HexagonTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "HexagonISD", "::", "NodeType", ")", "Opcode", ")", "{", "case", "HexagonISD", "::", "ALLOCA", ":", "return", "...	[ "getTargetNodeName", "-", "This", "method", "returns", "the", "name", "of", "a", "target", "specific" ]	[ "Hexagon", "Hexagon", "HexagonISD::NodeType", "HexagonISD::ALLOCA", "\"HexagonISD::ALLOCA\"", "HexagonISD::AT_GOT", "\"HexagonISD::AT_GOT\"", "HexagonISD::AT_PCREL", "\"HexagonISD::AT_PCREL\"", "HexagonISD::BARRIER", "\"HexagonISD::BARRIER\"", "HexagonISD::CALL", "\"HexagonISD::CALL\"", "H...	HexagonISelLowering21	getTargetNodeName	Hexagon	DSP	LLVM	29,958	322	1	[]
[ "<s>", "bool", "X86InstrInfo", "::", "isUnpredicatedTerminator", "(", "const", "MachineInstr", "&", "MI", ")", "const", "{", "if", "(", "!", "MI", ".", "isTerminator", "(", ")", ")", "return", "false", ";", "if", "(", "MI", ".", "isBranch", "(", ")", "...	[ "Returns", "true", "if", "the", "instruction", "is", "a", "terminator", "instruction", "that", "has", "not", "been", "predicated", "." ]	[ "X86", "X86" ]	X86InstrInfo (2)1	isUnpredicatedTerminator	X86	CPU	LLVM	29,959	62	1	[]
[ "<s>", "rtx", "function_expander", "::", "use_exact_insn", "(", "insn_code", "icode", ")", "{", "machine_mode", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", "(", "exp", ")", ")", ";", "int", "arg_offset", "=", "0", ";", "if", "(", "base", "->", "use_mask_pr...	[ "Implement", "the", "call", "using", "instruction", "ICODE", ",", "with", "a", "1:1", "mapping", "between", "arguments", "and", "input", "operands", "." ]	[ "riscv", "0" ]	riscv-vector-builtins	use_exact_insn	riscv	CPU	GCC	29,960	175	1	[]
[ "<s>", "RCPair", "ARMTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "std", "::", "string", "&", "Constraint", ",", "MVT", "VT", ")", "const", "{", "if", "(", "Constraint", ".", "size", "(", ")", "==", "1", ")", "{", "switch", "(", "...	[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]	[ "ARM", "ARM", "1", "0", "0U", "ARM::tGPRRegClass", "0U", "ARM::GPRRegClass", "0U", "ARM::hGPRRegClass", "0U", "ARM::GPRRegClass", "MVT::Other", "MVT::f32", "0U", "ARM::SPRRegClass", "64", "0U", "ARM::DPRRegClass", "128", "0U", "ARM::QPRRegClass", "MVT::Other", "MVT::f32...	ARMISelLowering (2)	getRegForInlineAsmConstraint	ARM	CPU	LLVM	29,961	326	1	[]
[ "<s>", "SDNode", "", "SITargetLowering", "::", "PostISelFolding", "(", "MachineSDNode", "", "Node", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "const", "SIInstrInfo", "*", "TII", "=", "getSubtarget", "(", ")", "->", "getInstrInfo", "(", ")", ";", ...	[ "Fold", "the", "instructions", "after", "selecting", "them", "." ]	[ "AMDGPU", "SI", "SI", "AMDGPU::getNamedOperandIdx", "AMDGPU::OpName", "1", "AMDGPU::INSERT_SUBREG", "AMDGPU::REG_SEQUENCE", "AMDGPU::V_DIV_SCALE_F32", "AMDGPU::V_DIV_SCALE_F64", "1", "3", "5", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_D...	SIISelLowering14	PostISelFolding	AMDGPU	GPU	LLVM	29,962	465	1	[]
[ "<s>", "unsigned", "ARMTargetLowering", "::", "getExceptionPointerRegister", "(", "const", "Constant", "*", "PersonalityFn", ")", "const", "{", "return", "Subtarget", "->", "useSjLjEH", "(", ")", "?", "ARM", "::", "NoRegister", ":", "ARM", "::", "R0", ";", "}"...	[ "If", "a", "physical", "register", ",", "this", "returns", "the", "register", "that", "receives", "the", "exception", "address", "on", "entry", "to", "an", "EH", "pad", "." ]	[ "ARM", "ARM", "ARM::NoRegister", "ARM::R0" ]	ARMISelLowering (2)2	getExceptionPointerRegister	ARM	CPU	LLVM	29,963	28	1	[]
[ "<s>", "static", "void", "xtensa_reorg_loops", "(", "void", ")", "{", "if", "(", "TARGET_LOOPS", ")", "reorg_loops", "(", "false", ",", "&", "xtensa_doloop_hooks", ")", ";", "}", "</s>" ]	[ "Run", "from", "machine_dependent_reorg", ",", "this", "pass", "looks", "for", "doloop_end", "insns", "and", "tries", "to", "rewrite", "the", "RTL", "of", "these", "loops", "so", "that", "proper", "Xtensa", "hardware", "loops", "are", "generated", "." ]	[ "xtensa" ]	xtensa	xtensa_reorg_loops	xtensa	MPU	GCC	29,964	20	1	[]
[ "<s>", "rtx", "aarch64_simd_gen_const_vector_dup", "(", "machine_mode", "mode", ",", "int", "val", ")", "{", "int", "nunits", "=", "GET_MODE_NUNITS", "(", "mode", ")", ";", "rtvec", "v", "=", "rtvec_alloc", "(", "nunits", ")", ";", "int", "i", ";", "for", ...	[ "Return", "a", "const_int", "vector", "of", "VAL", "." ]	[ "aarch64", "0" ]	aarch642	aarch64_simd_gen_const_vector_dup	aarch64	CPU	GCC	29,965	63	1	[]
[ "<s>", "unsigned", "RISCVMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", ...	[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]	[ "RISCV", "RISCV", "\"Unexpected operand type!\"" ]	RISCVMCCodeEmitter34	getMachineOpValue	RISCV	CPU	LLVM	29,966	80	1	[]
[ "<s>", "void", "MOSFrameLowering", "::", "determineCalleeSaves", "(", "MachineFunction", "&", "MF", ",", "BitVector", "&", "SavedRegs", ",", "RegScavenger", "*", "RS", ")", "const", "{", "TargetFrameLowering", "::", "determineCalleeSaves", "(", "MF", ",", "SavedRe...	[ "This", "method", "determines", "which", "of", "the", "registers", "reported", "by", "TargetRegisterInfo", ":", ":getCalleeSavedRegs", "(", ")", "should", "actually", "get", "saved", "." ]	[ "MOS", "MOS", "MOS::RC30", "MOS::RC31", "MOS::RC16", "MOS::RC17", "MOS::A", "4", "MOS::Y" ]	MOSFrameLowering	determineCalleeSaves	MOS	MPU	LLVM	29,967	122	1	[]
[ "<s>", "rtx", "frv_split_scc", "(", "rtx", "dest", ",", "rtx", "test", ",", "rtx", "cc_reg", ",", "rtx", "cr_reg", ",", "HOST_WIDE_INT", "value", ")", "{", "rtx", "ret", ";", "start_sequence", "(", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "cr_reg"...	[ "Split", "a", "SCC", "instruction", "into", "component", "parts", ",", "returning", "a", "SEQUENCE", "to", "hold", "the", "separate", "insns", "." ]	[ "frv" ]	frv	frv_split_scc	frv	VLIW	GCC	29,968	102	1	[]
[ "<s>", "virtual", "bool", "requiresRegisterScavenging", "(", "const", "MachineFunction", "&", "MF", ")", "const", "LLVM_OVERRIDE", "{", "return", "true", ";", "}", "</s>" ]	[ "Returns", "true", "if", "the", "target", "requires", "(", "and", "can", "make", "use", "of", ")", "the", "register", "scavenger", "." ]	[ "SystemZ" ]	SystemZRegisterInfo3	requiresRegisterScavenging	SystemZ	CPU	LLVM	29,969	16	1	[]
[ "<s>", "MCObjectWriter", "*", "createObjectWriter", "(", "raw_pwrite_stream", "&", "OS", ")", "const", "override", "{", "return", "createAMDGPUELFObjectWriter", "(", "Is64Bit", ",", "HasRelocationAddend", ",", "OS", ")", ";", "}", "</s>" ]	[ "Create", "a", "new", "MCObjectWriter", "instance", "for", "use", "by", "the", "assembler", "backend", "to", "emit", "the", "final", "object", "file", "." ]	[ "AMDGPU", "AMDGPU" ]	AMDGPUAsmBackend11	createObjectWriter	AMDGPU	GPU	LLVM	29,970	22	1	[]
[ "<s>", "bool", "AMDGPULegalizerInfo", "::", "legalizeCustom", "(", "MachineInstr", "&", "MI", ",", "MachineRegisterInfo", "&", "MRI", ",", "MachineIRBuilder", "&", "MIRBuilder", ",", "GISelChangeObserver", "&", "Observer", ")", "const", "{", "switch", "(", "MI", ...	[ "Called", "for", "instructions", "with", "the", "Custom", "LegalizationAction", "." ]	[ "AMDGPU", "AMDGPU", "SI", "SI", "SI", "\"expected switch to return\"" ]	AMDGPULegalizerInfo51	legalizeCustom	AMDGPU	GPU	LLVM	29,971	218	1	[]
[ "<s>", "unsigned", "LanaiMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCOperand", "&", "MCOp", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "SubtargetInfo", ")...	[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]	[ "Lanai", "Lanai", "Lanai", "Lanai", "0", "0" ]	LanaiMCCodeEmitter2	getMachineOpValue	Lanai	CPU	LLVM	29,972	174	1	[]
[ "<s>", "const", "TargetRegisterClass", "*", "getRepRegClassFor", "(", "MVT", "VT", ")", "const", "override", "{", "if", "(", "VT", "==", "MVT", "::", "Untyped", ")", "return", "Subtarget", "->", "hasDSP", "(", ")", "?", "&", "Mips", "::", "ACC64DSPRegClass...	[ "Return", "the", "'representative", "'", "register", "class", "for", "the", "specified", "value", "type", "." ]	[ "Mips", "MVT::Untyped", "Mips::ACC64DSPRegClass", "Mips::ACC64RegClass" ]	MipsSEISelLowering19	getRepRegClassFor	Mips	CPU	LLVM	29,973	45	1	[]
[ "<s>", "static", "bool", "m32r_return_in_memory", "(", "tree", "type", ",", "tree", "fntype", "ATTRIBUTE_UNUSED", ")", "{", "return", "m32r_pass_by_reference", "(", "NULL", ",", "TYPE_MODE", "(", "type", ")", ",", "type", ",", "false", ")", ";", "}", "</s>" ...	[ "Worker", "function", "for", "TARGET_RETURN_IN_MEMORY", "." ]	[ "m32r" ]	m32r3	m32r_return_in_memory	m32r	MPU	GCC	29,974	28	1	[]
[ "<s>", "void", "MipsTargetELFStreamer", "::", "emitAssignment", "(", "MCSymbol", "", "Symbol", ",", "const", "MCExpr", "", "Value", ")", "{", "if", "(", "Value", "->", "getKind", "(", ")", "!=", "MCExpr", "::", "SymbolRef", ")", "return", ";", "const", ...	[ "Emit", "an", "assignment", "of", "Value", "to", "Symbol", "." ]	[ "Mips", "Mips", "2", "2" ]	MipsTargetStreamer36	emitAssignment	Mips	CPU	LLVM	29,975	111	1	[]
[ "<s>", "ArrayRef", "<", "MCPhysReg", ">", "MipsABIInfo", "::", "GetVarArgRegs", "(", ")", "const", "{", "if", "(", "IsO32", "(", ")", ")", "return", "makeArrayRef", "(", "O32IntRegs", ")", ";", "if", "(", "IsN32", "(", ")", "\|\|", "IsN64", "(", ")", "...	[ "The", "registers", "to", "use", "for", "the", "variable", "argument", "list", "." ]	[ "Mips", "Mips", "Mips", "\"Unhandled ABI\"" ]	MipsABIInfo	GetVarArgRegs	Mips	CPU	LLVM	29,976	45	1	[]
[ "<s>", "uint64_t", "X86TargetLowering", "::", "getByValTypeAlignment", "(", "Type", "*", "Ty", ",", "const", "DataLayout", "&", "DL", ")", "const", "{", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "{", "Align", "TyAlign", "=", "DL", ".", "getA...	[ "Return", "the", "desired", "alignment", "for", "ByVal", "aggregate", "function", "arguments", "in", "the", "caller", "parameter", "area", "." ]	[ "X86", "X86", "8", "8", "4" ]	X86ISelLowering (2)5	getByValTypeAlignment	X86	CPU	LLVM	29,977	81	1	[]
[ "<s>", "int", "PPCTTIImpl", "::", "getArithmeticInstrCost", "(", "unsigned", "Opcode", ",", "Type", "*", "Ty", ",", "TTI", "::", "OperandValueKind", "Op1Info", ",", "TTI", "::", "OperandValueKind", "Op2Info", ",", "TTI", "::", "OperandValueProperties", "Opd1PropIn...	[ "This", "is", "an", "approximation", "of", "reciprocal", "throughput", "of", "a", "math/logic", "op", "." ]	[ "PowerPC", "PPC", "\"Invalid opcode\"" ]	PPCTargetTransformInfo10	getArithmeticInstrCost	PowerPC	CPU	LLVM	29,978	86	1	[]
[ "<s>", "virtual", "bool", "isToken", "(", ")", "const", "LLVM_OVERRIDE", "{", "return", "Kind", "==", "KindToken", ";", "}", "</s>" ]	[ "isToken", "-", "Is", "this", "a", "token", "operand", "?" ]	[ "SystemZ" ]	SystemZAsmParser10	isToken	SystemZ	CPU	LLVM	29,979	14	1	[]
[ "<s>", "static", "bool", "rs6000_hard_regno_call_part_clobbered", "(", "unsigned", "int", ",", "unsigned", "int", "regno", ",", "machine_mode", "mode", ")", "{", "if", "(", "TARGET_32BIT", "&&", "TARGET_POWERPC64", "&&", "GET_MODE_SIZE", "(", "mode", ")", ">", "...	[ "Implement", "TARGET_HARD_REGNO_CALL_PART_CLOBBERED", "." ]	[ "rs6000", "4", "8" ]	rs6000	rs6000_hard_regno_call_part_clobbered	rs6000	CPU	GCC	29,980	65	1	[]
[ "<s>", "virtual", "const", "TMS320C64XRegisterInfo", "*", "getRegisterInfo", "(", ")", "const", "{", "return", "&", "InstrInfo", ".", "getRegisterInfo", "(", ")", ";", "}", "</s>" ]	[ "getRegisterInfo", "-", "TargetInstrInfo", "is", "a", "superset", "of", "MRegister", "info", "." ]	[ "TMS320C64X", "TMS320C64X" ]	TMS320C64XTargetMachine	getRegisterInfo	TMS320C64X	VLIW	LLVM	29,981	18	1	[]
[ "<s>", "Register", "Cpu0RegisterInfo", "::", "getFrameRegister", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "const", "TargetFrameLowering", "*", "TFI", "=", "MF", ".", "getSubtarget", "(", ")", ".", "getFrameLowering", "(", ")", ";", "retur...	[ "Debug", "information", "queries", "." ]	[ "Cpu0", "Cpu0", "Cpu0::FP", "Cpu0::SP" ]	Cpu0RegisterInfo	getFrameRegister	Cpu0	CPU	LLVM	29,982	48	1	[]
[ "<s>", "bool", "mayNeedRelaxation", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "override", "{", "return", "false", ";", "}", "</s>" ]	[ "Check", "whether", "the", "given", "instruction", "may", "need", "relaxation", "." ]	[ "AVR" ]	AVRAsmBackend	mayNeedRelaxation	AVR	MPU	LLVM	29,983	20	1	[]
[ "<s>", "void", "RISCVMCAsmBackend", "::", "relaxInstruction", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ",", "MCInst", "&", "Res", ")", "const", "{", "unsigned", "Opcode", "=", "getRelaxedOpcode", "(", "Inst", ".", "ge...	[ "Relax", "the", "instruction", "in", "the", "given", "fragment", "to", "the", "next", "wider", "instruction", "." ]	[ "RISCV", "RISCV", "\"Unexpected insn to relax\"" ]	RISCVMCAsmBackend	relaxInstruction	RISCV	CPU	LLVM	29,984	52	1	[]
[ "<s>", "static", "rtx", "nvptx_expand_cmp_swap", "(", "tree", "exp", ",", "rtx", "target", ",", "machine_mode", "ARG_UNUSED", "(", "m", ")", ",", "int", "ARG_UNUSED", "(", "ignore", ")", ")", "{", "machine_mode", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", ...	[ "Expand", "the", "CMP_SWAP", "PTX", "builtins", ".", "We", "have", "our", "own", "versions", "that", "do", "not", "require", "taking", "the", "address", "of", "any", "object", ",", "other", "than", "the", "memory", "cell", "being", "operated", "on", "." ]	[ "nvptx", "0", "1", "2" ]	nvptx	nvptx_expand_cmp_swap	nvptx	GPU	GCC	29,985	195	1	[]
[ "<s>", "void", "ARMBaseRegisterInfo", "::", "materializeFrameBaseRegister", "(", "MachineBasicBlock", "", "MBB", ",", "unsigned", "BaseReg", ",", "int", "FrameIdx", ",", "int64_t", "Offset", ")", "const", "{", "ARMFunctionInfo", "", "AFI", "=", "MBB", "->", "g...	[ "Insert", "defining", "instruction", "(", "s", ")", "for", "a", "pointer", "to", "FrameIdx", "before", "insertion", "point", "I", "." ]	[ "ARM", "ARM", "ARM", "ARM", "ARM::ADDri", "ARM::tADDrSPi", "ARM::t2ADDri", "0" ]	ARMBaseRegisterInfo1	materializeFrameBaseRegister	ARM	CPU	LLVM	29,986	188	1	[]
[ "<s>", "bool", "AMDGPUAsmParser", "::", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "{", "StringRef", "IDVal", "=", "DirectiveID", ".", "getString", "(", ")", ";", "if", "(", "IDVal", "==", "\".hsa_code_object_version\"", ")", "return", "ParseDirectiveH...	[ "ParseDirective", "-", "Parse", "a", "target", "specific", "assembler", "directive", "This", "method", "is", "deprecated", ",", "use", "'parseDirective", "'", "instead", "." ]	[ "AMDGPU", "AMDGPU", "\".hsa_code_object_version\"", "\".hsa_code_object_isa\"", "\".amd_kernel_code_t\"" ]	AMDGPUAsmParser61	ParseDirective	AMDGPU	GPU	LLVM	29,987	55	1	[]
[ "<s>", "bool", "riscv_epilogue_uses", "(", "unsigned", "int", "regno", ")", "{", "if", "(", "regno", "==", "RETURN_ADDR_REGNUM", ")", "return", "true", ";", "if", "(", "epilogue_completed", "&&", "cfun", "->", "machine", "->", "interrupt_handler_p", ")", "{", ...	[ "Implement", "EPILOGUE_USES", "." ]	[ "riscv" ]	riscv	riscv_epilogue_uses	riscv	CPU	GCC	29,988	55	1	[]
[ "<s>", "unsigned", "ARMBaseInstrInfo", "::", "isStoreToStackSlotPostFE", "(", "const", "MachineInstr", "", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "const", "MachineMemOperand", "", "Dummy", ";", "return", "MI", "->", "mayStore", "(", ")", "&&...	[ "isStoreToStackSlotPostFE", "-", "Check", "for", "post-frame", "ptr", "elimination", "stack", "locations", "as", "well", "." ]	[ "ARM", "ARM" ]	ARMBaseInstrInfo (2)	isStoreToStackSlotPostFE	ARM	CPU	LLVM	29,989	38	1	[]
[ "<s>", "static", "char", "sizetochar", "(", "int", "size", ")", "{", "switch", "(", "size", ")", "{", "case", "64", ":", "return", "'d'", ";", "case", "32", ":", "return", "'s'", ";", "case", "16", ":", "return", "'h'", ";", "case", "8", ":", "re...	[ "Return", "the", "equivalent", "letter", "for", "size", "." ]	[ "aarch64", "64", "32", "16", "8" ]	aarch64	sizetochar	aarch64	CPU	GCC	29,990	45	1	[]
[ "<s>", "bool", "PPCInstrInfo", "::", "isCoalescableExtInstr", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "&", "SrcReg", ",", "unsigned", "&", "DstReg", ",", "unsigned", "&", "SubIdx", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", ...	[ "isCoalescableExtInstr", "-", "Return", "true", "if", "the", "instruction", "is", "a", "``", "coalescable", "''", "extension", "instruction", "." ]	[ "PowerPC", "PPC", "PPC::EXTSW", "PPC::EXTSW_32_64", "1", "0", "PPC::sub_32" ]	PPCInstrInfo (2)	isCoalescableExtInstr	PowerPC	CPU	LLVM	29,991	85	1	[]
[ "<s>", "bool", "XtensaInstrInfo", "::", "isCopyInstr", "(", "const", "MachineInstr", "&", "MI", ",", "const", "MachineOperand", "", "&", "Src", ",", "const", "MachineOperand", "", "&", "Dest", ")", "const", "{", "if", "(", "!", "MI", ".", "isMoveReg", ...	[ "If", "the", "specific", "machine", "instruction", "is", "a", "instruction", "that", "moves/copies", "value", "from", "one", "register", "to", "another", "register", "return", "destination", "and", "source", "registers", "as", "machine", "operands", "." ]	[ "Xtensa", "Xtensa", "0", "1" ]	XtensaInstrInfo	isCopyInstr	Xtensa	MPU	LLVM	29,992	60	1	[]
[ "<s>", "std", "::", "pair", "<", "unsigned", ",", "const", "TargetRegisterClass", "*", ">", "NVPTXTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "std", "::", "string", "&", "Constraint", ",", "MVT", "VT", ")", "const", "{", "if", "(", "...	[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]	[ "NVPTX", "NVPTX", "1", "0", "0U", "NVPTX::Int1RegsRegClass", "0U", "NVPTX::Int16RegsRegClass", "0U", "NVPTX::Int16RegsRegClass", "0U", "NVPTX::Int32RegsRegClass", "0U", "NVPTX::Int64RegsRegClass", "0U", "NVPTX::Float32RegsRegClass", "0U", "NVPTX::Float64RegsRegClass" ]	NVPTXISelLowering1	getRegForInlineAsmConstraint	NVPTX	GPU	LLVM	29,993	173	1	[]
[ "<s>", "void", "XNCMRegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "RegScavenger", "*", "RS", ")", "const", "{", "llvm_unreachable", "(", "0", ")", ";", "}", "</s>" ]	[ "This", "method", "must", "be", "overriden", "to", "eliminate", "abstract", "frame", "indices", "from", "instructions", "which", "may", "use", "them", "." ]	[ "XNCM", "XNCM", "0" ]	XNCMRegisterInfo	eliminateFrameIndex	XNCM	CPU	LLVM	29,994	25	1	[]
[ "<s>", "unsigned", "getEUsPerCU", "(", "const", "MCSubtargetInfo", "", "STI", ")", "{", "if", "(", "isGFX10Plus", "(", "", "STI", ")", "&&", "STI", "->", "getFeatureBits", "(", ")", ".", "test", "(", "FeatureCuMode", ")", ")", "return", "2", ";", "re...	[ "Number", "of", "SIMDs/EUs", "(", "execution", "units", ")", "per", "``", "CU", "''", "(", "``", "compute", "unit", "''", ")", ",", "where", "the", "``", "CU", "''", "is", "the", "unit", "onto", "which", "workgroups", "are", "mapped", "." ]	[ "AMDGPU", "2", "4" ]	AMDGPUBaseInfo1	getEUsPerCU	AMDGPU	GPU	LLVM	29,995	35	1	[]
[ "<s>", "BitVector", "X86RegisterInfo", "::", "getReservedRegs", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "BitVector", "Reserved", "(", "getNumRegs", "(", ")", ")", ";", "Reserved", ".", "set", "(", "X86", "::", "RSP", ")", ";", "Reser...	[ "getReservedRegs", "-", "Returns", "a", "bitset", "indexed", "by", "physical", "register", "number", "indicating", "if", "a", "register", "is", "a", "special", "register", "that", "has", "particular", "uses", "and", "should", "be", "considered", "unavailable", "...	[ "X86", "X86", "X86::RSP", "X86::ESP", "X86::SP", "X86::SPL", "X86::RBP", "X86::EBP", "X86::BP", "X86::BPL", "X86::ST0", "X86::ST1", "X86::ST2", "X86::ST3", "X86::ST4", "X86::ST5", "X86::ST6", "X86::ST7" ]	X86RegisterInfo33	getReservedRegs	X86	CPU	LLVM	29,996	177	1	[]
[ "<s>", "Optional", "<", "MCDisassembler", "::", "DecodeStatus", ">", "AMDGPUDisassembler", "::", "onSymbolStart", "(", "SymbolInfoTy", "&", "Symbol", ",", "uint64_t", "&", "Size", ",", "ArrayRef", "<", "uint8_t", ">", "Bytes", ",", "uint64_t", "Address", ",", ...	[ "Used", "to", "perform", "separate", "target", "specific", "disassembly", "for", "a", "particular", "symbol", "." ]	[ "AMDGPU", "AMDGPU", "AMDGPU", "256", "\".kd\"", "64", "3" ]	AMDGPUDisassembler1	onSymbolStart	AMDGPU	GPU	LLVM	29,997	106	1	[]
[ "<s>", "bool", "trackLivenessAfterRegAlloc", "(", "const", "MachineFunction", "&", "MF", ")", "const", "override", "{", "return", "true", ";", "}", "</s>" ]	[ "Returns", "true", "if", "the", "live-ins", "should", "be", "tracked", "after", "register", "allocation", "." ]	[ "TPC" ]	TPCRegisterInfo	trackLivenessAfterRegAlloc	TPC	Virtual ISA	LLVM	29,998	15	1	[]
[ "<s>", "bool", "valid_sf_si_move", "(", "rtx", "dest", ",", "rtx", "src", ",", "machine_mode", "mode", ")", "{", "if", "(", "TARGET_ALLOW_SF_SUBREG", ")", "return", "true", ";", "if", "(", "mode", "!=", "SFmode", "&&", "GET_MODE_CLASS", "(", "mode", ")", ...	[ "Return", "whether", "a", "SFmode", "or", "SImode", "move", "can", "be", "done", "without", "converting", "one", "mode", "to", "another", ".", "This", "arrises", "when", "we", "have", ":", "(", "SUBREG", ":", "SF", "(", "REG", ":", "SI", "...", ")", ...	[ "powerpcspe" ]	powerpcspe	valid_sf_si_move	powerpcspe	CPU	GCC	29,999	95	1	[]

[ "<s>", "bool", "isLittleEndian", "(", ")", "const", "{", "return", "IsLittle", ";", "}", "</s>" ]

[ "Tests", "whether", "the", "target", "triple", "is", "little", "endian", "." ]

[ "AArch64" ]

AArch64Subtarget (2)

isLittleEndian

AArch64

CPU

LLVM

29,900

10

1

[]

[ "<s>", "void", "X86InstrInfo", "::", "setExecutionDomain", "(", "MachineInstr", "&", "MI", ",", "unsigned", "Domain", ")", "const", "{", "assert", "(", "Domain", ">", "0", "&&", "Domain", "<", "4", "&&", "\"Invalid execution domain\"", ")", ";", "uint16_t", ...

[ "Change", "the", "opcode", "of", "MI", "to", "execute", "in", "Domain", "." ]

[ "X86", "X86", "0", "4", "\"Invalid execution domain\"", "X86II::SSEDomainShift", "3", "\"Not an SSE instruction\"", "3", "\"256-bit vector operations only available in AVX2\"", "\"Cannot change domain\"", "1" ]

X86InstrInfo (2)1

setExecutionDomain

X86

CPU

LLVM

29,901

129

1

[]

[ "<s>", "void", "SystemZTargetLowering", "::", "LowerAsmOperandForConstraint", "(", "SDValue", "Op", ",", "std", "::", "string", "&", "Constraint", ",", "std", "::", "vector", "<", "SDValue", ">", "&", "Ops", ",", "SelectionDAG", "&", "DAG", ")", "const", "{"...

[ "Lower", "the", "specified", "operand", "into", "the", "Ops", "vector", "." ]

[ "SystemZ", "SystemZ", "1", "0", "8", "12", "16", "20", "0x7fffffff" ]

SystemZISelLowering106

LowerAsmOperandForConstraint

SystemZ

CPU

LLVM

29,902

335

1

[]

[ "<s>", "int", "compute_plussi_cc", "(", "rtx", "*", "operands", ")", "{", "enum", "machine_mode", "mode", "=", "GET_MODE", "(", "operands", "[", "0", "]", ")", ";", "gcc_assert", "(", "mode", "==", "SImode", ")", ";", "if", "(", "TARGET_H8300", ")", "{...

[ "Compute", "which", "flag", "bits", "are", "valid", "after", "an", "addition", "insn", "." ]

[ "h8300", "0", "2", "1", "2", "1", "7", "7", "1", "0xffffffff", "0x00000001", "0x00000002", "0x00000004", "0xffffffff", "0xfffffffe", "0xfffffffc", "0x00010000", "0x00020000", "0xffff0000", "0xfffe0000", "0xffff", "0" ]

h83003

compute_plussi_cc

h8300

MPU

GCC

29,903

181

1

[]

[ "<s>", "static", "bool", "insn_references_regno_p", "(", "rtx_insn", "*", "insn", ",", "unsigned", "int", "regno", ",", "enum", "attr_type", "type", ")", "{", "struct", "df_insn_info", "*", "insn_info", "=", "DF_INSN_INFO_GET", "(", "insn", ")", ";", "df_ref",...

[ "Check", "whether", "INSN", "contains", "a", "reference", "to", "REGNO", "that", "will", "inhibit", "the", "PCREL_OPT", "optimization", ".", "If", "TYPE", "is", "a", "load", "or", "store", "instruction", ",", "return", "true", "if", "there", "is", "a", "de...

[ "rs6000" ]

rs6000-pcrel-opt

insn_references_regno_p

rs6000

CPU

GCC

29,904

108

1

[]

[ "<s>", "int", "SystemZHazardRecognizer", "::", "groupingCost", "(", "SUnit", "*", "SU", ")", "const", "{", "const", "MCSchedClassDesc", "*", "SC", "=", "getSchedClass", "(", "SU", ")", ";", "if", "(", "!", "SC", "->", "isValid", "(", ")", ")", "return", ...

[ "Return", "the", "cost", "of", "decoder", "grouping", "for", "SU", "." ]

[ "SystemZ", "SystemZ", "0", "3", "1", "3", "3", "1", "0" ]

SystemZHazardRecognizer1

groupingCost

SystemZ

CPU

LLVM

29,905

95

1

[]

[ "<s>", "static", "void", "mips_multi_add_insn", "(", "const", "char", "*", "format", ",", "...", ")", "{", "struct", "mips_multi_member", "*", "member", ";", "va_list", "ap", ";", "unsigned", "int", "i", ";", "rtx", "op", ";", "member", "=", "mips_multi_ad...

[ "Add", "a", "normal", "insn", "with", "the", "given", "asm", "format", "to", "the", "current", "multi-insn", "sequence", ".", "The", "other", "arguments", "are", "a", "null-terminated", "list", "of", "operands", "." ]

[ "mips", "0" ]

mips

mips_multi_add_insn

mips

CPU

GCC

29,906

88

1

[]

[ "<s>", "StringRef", "XtensaAsmPrinter", "::", "getPassName", "(", ")", "const", "{", "return", "\"Xtensa Assembly Printer\"", ";", "}", "</s>" ]

[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]

[ "Xtensa", "Xtensa", "\"Xtensa Assembly Printer\"" ]

XtensaAsmPrinter1

getPassName

Xtensa

MPU

LLVM

29,907

12

1

[]

[ "<s>", "unsigned", "RISCVAsmParser", "::", "validateTargetOperandClass", "(", "MCParsedAsmOperand", "&", "AsmOp", ",", "unsigned", "Kind", ")", "{", "RISCVOperand", "&", "Op", "=", "static_cast", "<", "RISCVOperand", "&", ">", "(", "AsmOp", ")", ";", "if", "("...

[ "Allow", "a", "target", "to", "add", "special", "case", "operand", "matching", "for", "things", "that", "tblgen", "doesn't/ca", "n't", "handle", "effectively", "." ]

[ "RISCV", "RISCV", "RISCV", "RISCV", "RISCV", "RISCV::FPR64RegClassID", "RISCV", "RISCV::FPR64CRegClassID", "RISCV", "RISCV::VRRegClassID", "0" ]

RISCVAsmParser (2)

validateTargetOperandClass

RISCV

CPU

LLVM

29,908

212

1

[]

[ "<s>", "bool", "DeadCodeElimination", "::", "erase", "(", "const", "SetVector", "<", "NodeId", ">", "&", "Nodes", ")", "{", "if", "(", "Nodes", ".", "empty", "(", ")", ")", "return", "false", ";", "NodeList", "DRNs", ",", "DINs", ";", "for", "(", "au...

[ "erase", "-", "Erases", "an", "element", "identified", "by", "Key", ",", "if", "it", "exists", "." ]

[ "Hexagon", "\"Unexpected code node\"", "\"Removing dead ref nodes:\\n\"", "\" \"", "\"erasing: \"" ]

RDFDeadCode1

erase

Hexagon

DSP

LLVM

29,909

460

1

[]

[ "<s>", "const", "MCFixupKindInfo", "&", "getFixupKindInfo", "(", "MCFixupKind", "Kind", ")", "const", "override", "{", "const", "static", "MCFixupKindInfo", "Infos", "[", "VE", "::", "NumTargetFixupKinds", "]", "=", "{", "{", "\"fixup_ve_reflong\"", ",", "0", ",...

[ "Get", "information", "on", "a", "fixup", "kind", "." ]

[ "VE", "VE::NumTargetFixupKinds", "\"fixup_ve_reflong\"", "0", "32", "0", "\"fixup_ve_hi32\"", "0", "32", "0", "\"fixup_ve_lo32\"", "0", "32", "0", "\"fixup_ve_pc_hi32\"", "0", "32", "\"fixup_ve_pc_lo32\"", "0", "32", "\"fixup_ve_got_hi32\"", "0", "32", "0", "\"fixup_v...

VEAsmBackend

getFixupKindInfo

VE

CPU

LLVM

29,910

217

1

[]

[ "<s>", "bool", "ARM64TargetLowering", "::", "isZExtFree", "(", "SDValue", "Val", ",", "EVT", "VT2", ")", "const", "{", "EVT", "VT1", "=", "Val", ".", "getValueType", "(", ")", ";", "if", "(", "isZExtFree", "(", "VT1", ",", "VT2", ")", ")", "{", "retu...

[ "Return", "true", "if", "zero-extending", "the", "specific", "node", "Val", "to", "type", "VT2", "is", "free", "(", "either", "because", "it", "'s", "implicitly", "zero-extended", "such", "as", "ARM", "ldrb", "/", "ldrh", "or", "because", "it", "'s", "fold...

[ "ARM64", "ARM64", "ISD::LOAD", "32" ]

ARM64ISelLowering

isZExtFree

ARM64

CPU

LLVM

29,911

87

1

[]

[ "<s>", "void", "SIAnnotateControlFlow", "::", "push", "(", "BasicBlock", "*", "BB", ",", "Value", "*", "Saved", ")", "{", "Stack", ".", "push_back", "(", "std", "::", "make_pair", "(", "BB", ",", "Saved", ")", ")", ";", "}", "</s>" ]

[ "Push", "the", "current", "solver", "state", "." ]

[ "AMDGPU", "SI" ]

SIAnnotateControlFlow11

push

AMDGPU

GPU

LLVM

29,912

29

1

[]

[ "<s>", "MachineBasicBlock", "::", "iterator", "XCoreInstrInfo", "::", "loadImmediate", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "unsigned", "Reg", ",", "uint64_t", "Value", ")", "const", "{", "DebugLoc", "dl", ...

[ "Emit", "a", "series", "of", "instructions", "to", "load", "an", "immediate", "." ]

[ "XCore", "XCore", "1", "XCore::MKMSK_rus", "XCore::LDC_ru6", "XCore::LDC_lru6", "4", "XCore::LDWCP_lru6" ]

XCoreInstrInfo22

loadImmediate

XCore

MPU

LLVM

29,913

217

1

[]

[ "<s>", "Align", "ARMTargetLowering", "::", "getABIAlignmentForCallingConv", "(", "Type", "*", "ArgTy", ",", "DataLayout", "DL", ")", "const", "{", "const", "Align", "ABITypeAlign", "(", "DL", ".", "getABITypeAlignment", "(", "ArgTy", ")", ")", ";", "if", "(", ...

[ "Return", "the", "correct", "alignment", "for", "the", "current", "calling", "convention", "." ]

[ "ARM", "ARM" ]

ARMISelLowering (2)6

getABIAlignmentForCallingConv

ARM

CPU

LLVM

29,914

53

1

[]

[ "<s>", "static", "void", "do_dispatch", "(", "rtx_insn", "*", "insn", ",", "int", "mode", ")", "{", "if", "(", "mode", "==", "DISPATCH_INIT", ")", "init_dispatch_sched", "(", ")", ";", "else", "if", "(", "mode", "==", "ADD_TO_DISPATCH_WINDOW", ")", "add_to...

[ "This", "routine", "is", "the", "driver", "of", "the", "dispatch", "scheduler", "." ]

[ "i386" ]

i3864

do_dispatch

i386

CPU

GCC

29,915

35

1

[]

[ "<s>", "SDValue", "HexagonTargetLowering", "::", "LowerReturn", "(", "SDValue", "Chain", ",", "CallingConv", "::", "ID", "CallConv", ",", "bool", "IsVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "const", "Small...

[ "This", "hook", "must", "be", "implemented", "to", "lower", "outgoing", "return", "values", ",", "described", "by", "the", "Outs", "array", ",", "into", "the", "specified", "DAG", "." ]

[ "Hexagon", "Hexagon", "ISD::OutputArg", "16", "Hexagon", "Hexagon", "4", "1", "0", "1", "0", "HexagonISD::RET_FLAG", "MVT::Other" ]

HexagonISelLowering1

LowerReturn

Hexagon

DSP

LLVM

29,916

244

1

[]

[ "<s>", "bool", "GBZ80TargetLowering", "::", "isLegalAddressingMode", "(", "const", "DataLayout", "&", "DL", ",", "const", "AddrMode", "&", "AM", ",", "Type", "*", "Ty", ",", "unsigned", "AS", ",", "Instruction", "*", "I", ")", "const", "{", "int64_t", "Off...

[ "isLegalAddressingMode", "-", "Return", "true", "if", "the", "addressing", "mode", "represented", "by", "AM", "is", "legal", "for", "this", "target", ",", "for", "a", "load/store", "of", "the", "specified", "type", "." ]

[ "GBZ80", "GB", "0", "0", "0", "0", "1", "0", "0xFF00", "1", "0xFF00", "0", "0xFFFF" ]

GBZ80ISelLowering

isLegalAddressingMode

GBZ80

MPU

LLVM

29,917

161

1

[]

[ "<s>", "void", "relaxInstruction", "(", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "override", "{", "llvm_unreachable", "(", "\"relaxInstruction() should not be called\"", ")", ";", "}", "</s>" ]

[ "Relax", "the", "instruction", "in", "the", "given", "fragment", "to", "the", "next", "wider", "instruction", "." ]

[ "VE", "\"relaxInstruction() should not be called\"" ]

VEAsmBackend

relaxInstruction

VE

CPU

LLVM

29,918

21

1

[]

[ "<s>", "SDValue", "VETargetLowering", "::", "LowerOperation", "(", "SDValue", "Op", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "switch", "(", "Op", ".", "getOpcode", "(", ")", ")", "{", "default", ":", "llvm_unreachable", "(", "\"Should not custom low...

[ "LowerOperation", "-", "Provide", "custom", "lowering", "hooks", "for", "some", "operations", "." ]

[ "VE", "VE", "\"Should not custom lower this!\"", "ISD::BlockAddress", "ISD::GlobalAddress", "ISD::VASTART", "ISD::VAARG" ]

VEISelLowering17

LowerOperation

VE

CPU

LLVM

29,919

84

1

[]

[ "<s>", "StackOffset", "X86FrameLowering", "::", "getFrameIndexReference", "(", "const", "MachineFunction", "&", "MF", ",", "int", "FI", ",", "Register", "&", "FrameReg", ")", "const", "{", "const", "MachineFrameInfo", "&", "MFI", "=", "MF", ".", "getFrameInfo", ...

[ "getFrameIndexReference", "-", "This", "method", "should", "return", "the", "base", "register", "and", "offset", "used", "to", "reference", "a", "frame", "index", "location", "." ]

[ "X86", "X86", "X86", "X86", "X86", "X86", "0", "X86", "0", "16", "8", "X86", "X86", "16", "0", "\"FPDelta isn't aligned per the Win64 ABI!\"", "X86", "0" ]

X86FrameLowering (2)3

getFrameIndexReference

X86

CPU

LLVM

29,920

398

1

[]

[ "<s>", "bool", "AArch64PassConfig", "::", "addPreISel", "(", ")", "{", "if", "(", "TM", "->", "getOptLevel", "(", ")", "!=", "CodeGenOpt", "::", "None", "&&", "EnablePromoteConstant", ")", "addPass", "(", "createAArch64PromoteConstantPass", "(", ")", ")", ";",...

[ "{", "{", "@", "For", "GlobalISel" ]

[ "AArch64", "AArch64", "AArch64", "AArch64" ]

AArch64TargetMachine29

addPreISel

AArch64

CPU

LLVM

29,921

71

1

[]

[ "<s>", "bool", "HexagonAsmPrinter", "::", "PrintAsmOperand", "(", "const", "MachineInstr", "*", "MI", ",", "unsigned", "OpNo", ",", "const", "char", "*", "ExtraCode", ",", "raw_ostream", "&", "OS", ")", "{", "if", "(", "ExtraCode", "&&", "ExtraCode", "[", ...

[ "PrintAsmOperand", "-", "Print", "out", "an", "operand", "for", "an", "inline", "asm", "expression", "." ]

[ "Hexagon", "Hexagon", "0", "1", "0", "0", "Hexagon::DoubleRegsRegClass", "0", "Hexagon::isub_lo", "Hexagon::isub_hi", "Hexagon", "\"i\"" ]

HexagonAsmPrinter44

PrintAsmOperand

Hexagon

DSP

LLVM

29,922

226

1

[]

[ "<s>", "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "addRequired", "<", "MachineBranchProbabilityInfo", ">", "(", ")", ";", "AU", ".", "addRequired", "<", "MachineDominatorTree", ">", "(", ")", ";", "...

[ "getAnalysisUsage", "-", "Subclasses", "that", "override", "getAnalysisUsage", "must", "call", "this", "." ]

[ "Hexagon" ]

HexagonEarlyIfConv (2)

getAnalysisUsage

Hexagon

DSP

LLVM

29,923

54

1

[]

[ "<s>", "static", "bool", "bfin_valid_add", "(", "enum", "machine_mode", "mode", ",", "HOST_WIDE_INT", "value", ")", "{", "unsigned", "HOST_WIDE_INT", "v", "=", "value", ">", "0", "?", "value", ":", "-", "value", ";", "int", "sz", "=", "GET_MODE_SIZE", "(",...

[ "Return", "true", "if", "the", "legitimate", "memory", "address", "for", "a", "memory", "operand", "of", "mode", "MODE", ".", "Return", "false", "if", "not", "." ]

[ "bfin", "0", "1", "0", "2", "1", "2", "8", "0x7ffe", "0x7fff", "0" ]

bfin2

bfin_valid_add

bfin

DSP

GCC

29,924

77

1

[]

[ "<s>", "static", "bool", "s390_return_in_memory", "(", "const_tree", "type", ",", "const_tree", "fundecl", "ATTRIBUTE_UNUSED", ")", "{", "if", "(", "INTEGRAL_TYPE_P", "(", "type", ")", "||", "POINTER_TYPE_P", "(", "type", ")", "||", "TREE_CODE", "(", "type", "...

[ "Return", "true", "if", "return", "values", "of", "type", "TYPE", "should", "be", "returned", "in", "a", "memory", "buffer", "whose", "address", "is", "passed", "by", "the", "caller", "as", "hidden", "first", "argument", "." ]

[ "s390", "8", "16" ]

s390

s390_return_in_memory

s390

MPU

GCC

29,925

91

1

[]

[ "<s>", "bool", "X86TargetLowering", "::", "isLoadBitCastBeneficial", "(", "EVT", "LoadVT", ",", "EVT", "BitcastVT", ")", "const", "{", "if", "(", "!", "Subtarget", ".", "hasDQI", "(", ")", "&&", "BitcastVT", "==", "MVT", "::", "v8i1", ")", "return", "false...

[ "Return", "true", "if", "the", "following", "transform", "is", "beneficial", ":", "fold", "(", "conv", "(", "load", "x", ")", ")", "-", ">", "(", "load", "(", "conv", "*", ")", "x", ")", "On", "architectures", "that", "do", "n't", "natively", "suppor...

[ "X86", "X86", "MVT::v8i1" ]

X86ISelLowering

isLoadBitCastBeneficial

X86

CPU

LLVM

29,926

42

1

[]

[ "<s>", "bool", "MCS51TargetLowering", "::", "CanLowerReturn", "(", "CallingConv", "::", "ID", "CallConv", ",", "MachineFunction", "&", "MF", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "OutputArg", ">", "&", "Outs", ",", "LLVMCo...

[ "This", "hook", "should", "be", "implemented", "to", "check", "whether", "the", "return", "values", "described", "by", "the", "Outs", "array", "can", "fit", "into", "the", "return", "registers", "." ]

[ "MCS51", "MCS51", "ISD::OutputArg", "MCS51", "16", "MCS51", "8" ]

MCS51ISelLowering

CanLowerReturn

MCS51

MPU

LLVM

29,927

89

1

[]

[ "<s>", "const", "uint16_t", "*", "AMDGPURegisterInfo", "::", "getCalleeSavedRegs", "(", "const", "MachineFunction", "*", "MF", ")", "const", "{", "return", "&", "CalleeSavedReg", ";", "}", "</s>" ]

[ "Code", "Generation", "virtual", "methods", "..." ]

[ "R600" ]

AMDGPURegisterInfo18

getCalleeSavedRegs

R600

GPU

LLVM

29,928

19

1

[]

[ "<s>", "StringRef", "getPassName", "(", ")", "const", "override", "{", "return", "\"SPIRV Decorations Generation\"", ";", "}", "</s>" ]

[ "getPassName", "-", "Return", "a", "nice", "clean", "name", "for", "a", "pass", "." ]

[ "SPIRV", "\"SPIRV Decorations Generation\"" ]

SPIRVGenerateDecorations

getPassName

SPIRV

Virtual ISA

LLVM

29,929

11

1

[]

[ "<s>", "unsigned", "J2InstrInfo", "::", "removeBranch", "(", "MachineBasicBlock", "&", "MBB", ",", "int", "*", "BytesRemoved", ")", "const", "{", "assert", "(", "!", "BytesRemoved", "&&", "\"code size not handled\"", ")", ";", "MachineBasicBlock", "::", "iterator"...

[ "Remove", "the", "branching", "code", "at", "the", "end", "of", "the", "specific", "MBB", "." ]

[ "J2", "J2", "\"code size not handled\"", "0", "J2::BRA" ]

J2InstrInfo

removeBranch

J2

MPU

LLVM

29,930

89

1

[]

[ "<s>", "bool", "Emitter", "<", "CodeEmitter", ">", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "MF", ")", "{", "MCE", ".", "setModuleInfo", "(", "&", "getAnalysis", "<", "MachineModuleInfo", ">", "(", ")", ")", ";", "II", "=", "TM", ".", "...

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

[ "X86", "X86", "\"JITTing function '\"", "\"'\\n\"", "X86::MOVPC32r", "X86::POP32r" ]

X86CodeEmitter15

runOnMachineFunction

X86

CPU

LLVM

29,931

232

1

[]

[ "<s>", "SDValue", "OR1KTargetLowering", "::", "LowerFormalArguments", "(", "SDValue", "Chain", ",", "CallingConv", "::", "ID", "CallConv", ",", "bool", "isVarArg", ",", "const", "SmallVectorImpl", "<", "ISD", "::", "InputArg", ">", "&", "Ins", ",", "const", "S...

[ "This", "hook", "must", "be", "implemented", "to", "lower", "the", "incoming", "(", "formal", ")", "arguments", ",", "described", "by", "the", "Ins", "array", ",", "into", "the", "specified", "DAG", "." ]

[ "OR1K", "OR1K", "ISD::InputArg", "\"Unsupported calling convention\"" ]

OR1KISelLowering1

LowerFormalArguments

OR1K

CPU

LLVM

29,932

86

1

[]

[ "<s>", "void", "assignValueToAddress", "(", "const", "CallLowering", "::", "ArgInfo", "&", "Arg", ",", "unsigned", "RegIndex", ",", "Register", "Addr", ",", "uint64_t", "MemSize", ",", "MachinePointerInfo", "&", "MPO", ",", "CCValAssign", "&", "VA", ")", "over...

[ "An", "overload", "which", "takes", "an", "ArgInfo", "if", "additional", "information", "about", "the", "arg", "is", "needed", "." ]

[ "AArch64", "8", "0", "MVT::i8", "MVT::i16", "0" ]

AArch64CallLowering30

assignValueToAddress

AArch64

CPU

LLVM

29,933

217

1

[]

[ "<s>", "bool", "isTargetEHABICompatible", "(", ")", "const", "{", "return", "(", "TargetTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "EABI", "||", "TargetTriple", ".", "getEnvironment", "(", ")", "==", "Triple", "::", "GNUEABI", "||", "Tar...

[ "Tests", "whether", "the", "target", "supports", "the", "EHABI", "exception", "handling", "standard", "." ]

[ "ARM" ]

ARMSubtarget34

isTargetEHABICompatible

ARM

CPU

LLVM

29,934

65

1

[]

[ "<s>", "ArrayRef", "<", "MCPhysReg", ">", "ARMBaseRegisterInfo", "::", "getIntraCallClobberedRegs", "(", "const", "MachineFunction", "*", "MF", ")", "const", "{", "static", "const", "MCPhysReg", "IntraCallClobberedRegs", "[", "]", "=", "{", "ARM", "::", "R12", "...

[ "Return", "a", "list", "of", "all", "of", "the", "registers", "which", "are", "clobbered", "``", "inside", "''", "a", "call", "to", "the", "given", "function", "." ]

[ "ARM", "ARM", "ARM::R12" ]

ARMBaseRegisterInfo

getIntraCallClobberedRegs

ARM

CPU

LLVM

29,935

38

1

[]

[ "<s>", "int", "X86TTIImpl", "::", "getGatherScatterOpCost", "(", "unsigned", "Opcode", ",", "Type", "*", "SrcVTy", ",", "Value", "*", "Ptr", ",", "bool", "VariableMask", ",", "unsigned", "Alignment", ")", "{", "assert", "(", "SrcVTy", "->", "isVectorTy", "("...

[ "Calculate", "the", "cost", "of", "Gather", "/", "Scatter", "operation", "." ]

[ "X86", "X86", "\"Unexpected data type for Gather/Scatter\"", "\"Unexpected type for Ptr argument\"", "2", "4" ]

X86TargetTransformInfo119

getGatherScatterOpCost

X86

CPU

LLVM

29,936

221

1

[]

[ "<s>", "void", "nds32_check_isr_attrs_conflict", "(", "tree", "func_decl", ",", "tree", "func_attrs", ")", "{", "int", "save_all_p", ",", "partial_save_p", ";", "int", "nested_p", ",", "not_nested_p", ",", "nested_ready_p", ";", "int", "intr_p", ",", "excp_p", "...

[ "Function", "for", "nds32_merge_decl_attributes", "(", ")", "and", "nds32_insert_attributes", "(", ")", "to", "check", "if", "there", "are", "any", "conflict", "isr-specific", "attributes", "being", "set", ".", "We", "need", "to", "check", ":", "1", ".", "Only...

[ "nds32", "0", "0", "0", "\"save_all\"", "1", "\"partial_save\"", "1", "1", "\"multiple save reg attributes to function %qD\"", "\"nested\"", "1", "\"not_nested\"", "1", "\"nested_ready\"", "1", "1", "\"multiple nested types attributes to function %qD\"", "\"interrupt\"", "1", ...

nds32-isr2

nds32_check_isr_attrs_conflict

nds32

CPU

GCC

29,937

211

1

[]

[ "<s>", "static", "rtvec", "rs6000_const_vec", "(", "machine_mode", "mode", ")", "{", "int", "i", ",", "subparts", ";", "rtvec", "v", ";", "switch", "(", "mode", ")", "{", "case", "E_V1TImode", ":", "subparts", "=", "1", ";", "break", ";", "case", "E_V2...

[ "Generate", "a", "vector", "of", "constants", "to", "permute", "MODE", "for", "a", "little-endian", "storage", "operation", "by", "swapping", "the", "two", "halves", "of", "a", "vector", "." ]

[ "rs6000", "1", "2", "4", "8", "16", "0", "2", "2", "2", "2" ]

rs6000

rs6000_const_vec

rs6000

CPU

GCC

29,938

156

1

[]

[ "<s>", "static", "std", "::", "string", "getEdgeAttributes", "(", "const", "void", "*", ",", "GraphTraits", "<", "SpillCostAnalysisGraph", ">", "::", "ChildIteratorType", "e", ",", "const", "SpillCostAnalysisGraph", "&", "G", ")", "{", "std", "::", "string", "...

[ "If", "you", "want", "to", "override", "the", "dot", "attributes", "printed", "for", "a", "particular", "edge", ",", "override", "this", "method", "." ]

[ "Patmos", "\"label=\\\"\"", "\"BB#\"", "\":\"", "\"\\\"\"" ]

PatmosStackCacheAnalysis

getEdgeAttributes

Patmos

VLIW

LLVM

29,939

107

1

[]

[ "<s>", "unsigned", "MCS51InstrInfo", "::", "isStoreToStackSlot", "(", "const", "MachineInstr", "&", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", "(", ")", ")", "{", "case", "MCS51", "::", "STDPtrQRr", ":", ...

[ "isStoreToStackSlot", "-", "If", "the", "specified", "machine", "instruction", "is", "a", "direct", "store", "to", "a", "stack", "slot", ",", "return", "the", "virtual", "or", "physical", "register", "number", "of", "the", "source", "reg", "along", "with", "...

[ "MCS51", "MCS51", "MCS51::STDPtrQRr", "MCS51::STDWPtrQRr", "0", "1", "1", "0", "0", "2", "0" ]

MCS51InstrInfo

isStoreToStackSlot

MCS51

MPU

LLVM

29,940

112

1

[]

[ "<s>", "void", "PPCPassConfig", "::", "addMachineSSAOptimization", "(", ")", "{", "TargetPassConfig", "::", "addMachineSSAOptimization", "(", ")", ";", "if", "(", "TM", "->", "getTargetTriple", "(", ")", ".", "getArch", "(", ")", "==", "Triple", "::", "ppc64le...

[ "Methods", "with", "trivial", "inline", "returns", "are", "convenient", "points", "in", "the", "common", "codegen", "pass", "pipeline", "where", "targets", "may", "insert", "passes", "." ]

[ "PowerPC", "PPC", "PPC" ]

PPCTargetMachine61

addMachineSSAOptimization

PowerPC

CPU

LLVM

29,941

40

1

[]

[ "<s>", "const", "RISCVInstrInfo", "*", "getInstrInfo", "(", ")", "const", "{", "return", "&", "InstrInfo", ";", "}", "</s>" ]

[ "TargetInstrInfo", "getter", "." ]

[ "RISCV", "RISCV" ]

RISCVSubtarget (2)1

getInstrInfo

RISCV

CPU

LLVM

29,942

13

1

[]

[ "<s>", "static", "void", "emit_store_conditional", "(", "machine_mode", "mode", ",", "rtx", "res", ",", "rtx", "mem", ",", "rtx", "val", ")", "{", "rtx", "(", "*", "fn", ")", "(", "rtx", ",", "rtx", ",", "rtx", ")", "=", "NULL", ";", "switch", "(",...

[ "A", "subroutine", "of", "the", "atomic", "operation", "splitters", ".", "Emit", "a", "store-conditional", "instruction", "in", "MODE", "." ]

[ "rs6000" ]

rs6000

emit_store_conditional

rs6000

CPU

GCC

29,943

113

1

[]

[ "<s>", "uint64_t", "SIMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "...

[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]

[ "AMDGPU", "SI", "4", "8", "0", "AMDGPU::isSISrcOperand", "0U", "\"Encoding of this operand type is not supported yet.\"", "0" ]

SIMCCodeEmitter10

getMachineOpValue

AMDGPU

GPU

LLVM

29,944

279

1

[]

[ "<s>", "void", "getAnalysisUsage", "(", "AnalysisUsage", "&", "AU", ")", "const", "override", "{", "AU", ".", "addRequired", "<", "LegacyDivergenceAnalysis", ">", "(", ")", ";", "AU", ".", "addRequired", "<", "MemorySSAWrapperPass", ">", "(", ")", ";", "AU",...

[ "getAnalysisUsage", "-", "Subclasses", "that", "override", "getAnalysisUsage", "must", "call", "this", "." ]

[ "AMDGPU" ]

AMDGPUAnnotateUniformValues21

getAnalysisUsage

AMDGPU

GPU

LLVM

29,945

44

1

[]

[ "<s>", "std", "::", "pair", "<", "unsigned", ",", "const", "TargetRegisterClass", "*", ">", "AVRTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "TargetRegisterInfo", "*", "TRI", ",", "StringRef", "Constraint", ",", "MVT", "VT", ")", "const", ...

[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]

[ "AVR", "AVR", "AVR", "1", "0", "0U", "AVR::LD8loRegClass", "0U", "AVR::PTRDISPREGSRegClass", "0U", "AVR::LD8RegClass", "0U", "AVR::GPR8loRegClass", "0U", "AVR::PTRREGSRegClass", "0U", "AVR::GPRSPRegClass", "MVT::i8", "0U", "AVR::GPR8RegClass", "MVT::i16", "\"inline asm cons...

AVRISelLowering10

getRegForInlineAsmConstraint

AVR

MPU

LLVM

29,946

343

1

[]

[ "<s>", "bool", "AMDGPUCFGPerform", "::", "runOnMachineFunction", "(", "MachineFunction", "&", "func", ")", "{", "return", "llvmCFGStruct", "::", "CFGStructurizer", "<", "AMDGPUCFGStructurizer", ">", "(", ")", ".", "run", "(", "func", ",", "*", "this", ",", "TR...

[ "runOnMachineFunction", "-", "Emit", "the", "function", "body", "." ]

[ "R600" ]

AMDILCFGStructurizer16

runOnMachineFunction

R600

GPU

LLVM

29,947

31

1

[]

[ "<s>", "void", "SIInstrInfo", "::", "loadRegFromStackSlot", "(", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "MI", ",", "Register", "DestReg", ",", "int", "FrameIndex", ",", "const", "TargetRegisterClass", "*", "RC", ",", "const", ...

[ "Load", "the", "specified", "register", "of", "the", "given", "register", "class", "from", "the", "specified", "stack", "frame", "index", "." ]

[ "AMDGPU", "SI", "SI", "SI", "AMDGPU::M0", "\"m0 should not be reloaded into\"", "AMDGPU::EXEC_LO", "AMDGPU::EXEC_HI", "AMDGPU::EXEC", "\"exec should not be spilled\"", "4", "AMDGPU::SReg_32_XM0_XEXECRegClass", "0" ]

SIInstrInfo37

loadRegFromStackSlot

AMDGPU

GPU

LLVM

29,948

348

1

[]

[ "<s>", "WeightedLeaf", "pop", "(", ")", "{", "if", "(", "HaveConst", ")", "{", "HaveConst", "=", "false", ";", "return", "ConstElt", ";", "}", "std", "::", "pop_heap", "(", "Q", ".", "begin", "(", ")", ",", "Q", ".", "end", "(", ")", ",", "Weight...

[ "Pop", "the", "previous", "solver", "state", "." ]

[ "Hexagon" ]

HexagonISelDAGToDAG1

pop

Hexagon

DSP

LLVM

29,949

47

1

[]

[ "<s>", "void", "WebAssemblyFrameLowering", "::", "writeSPToGlobal", "(", "unsigned", "SrcReg", ",", "MachineFunction", "&", "MF", ",", "MachineBasicBlock", "&", "MBB", ",", "MachineBasicBlock", "::", "iterator", "&", "InsertStore", ",", "const", "DebugLoc", "&", "...

[ "Write", "SP", "back", "to", "__stack_pointer", "global", "." ]

[ "WebAssembly", "WebAssembly", "WebAssembly", "\"__stack_pointer\"", "WebAssembly::GLOBAL_SET_I32", "WebAssemblyII::MO_SYMBOL_GLOBAL" ]

WebAssemblyFrameLowering32

writeSPToGlobal

WebAssembly

Virtual ISA

LLVM

29,950

98

1

[]

[ "<s>", "bool", "PPCInstrInfo", "::", "isPredicable", "(", "const", "MachineInstr", "&", "MI", ")", "const", "{", "unsigned", "OpC", "=", "MI", ".", "getOpcode", "(", ")", ";", "switch", "(", "OpC", ")", "{", "default", ":", "return", "false", ";", "cas...

[ "Return", "true", "if", "the", "specified", "instruction", "can", "be", "predicated", "." ]

[ "PowerPC", "PPC", "PPC::B", "PPC::BLR", "PPC::BLR8", "PPC::BCTR", "PPC::BCTR8", "PPC::BCTRL", "PPC::BCTRL8" ]

PPCInstrInfo (2)2

isPredicable

PowerPC

CPU

LLVM

29,951

71

1

[]

[ "<s>", "void", "X86ATTInstPrinter", "::", "printInst", "(", "const", "MCInst", "*", "MI", ",", "raw_ostream", "&", "OS", ",", "StringRef", "Annot", ")", "{", "const", "MCInstrDesc", "&", "Desc", "=", "MII", ".", "get", "(", "MI", "->", "getOpcode", "(", ...

[ "Print", "the", "specified", "MCInst", "to", "the", "specified", "raw_ostream", "." ]

[ "X86", "X86", "X86II::LOCK", "\"\\tlock\\n\"", "X86" ]

X86ATTInstPrinter (2)

printInst

X86

CPU

LLVM

29,952

92

1

[]

[ "<s>", "void", "HexagonTargetMachine", "::", "registerPassBuilderCallbacks", "(", "PassBuilder", "&", "PB", ",", "bool", "DebugPassManager", ")", "{", "PB", ".", "registerLateLoopOptimizationsEPCallback", "(", "[", "=", "]", "(", "LoopPassManager", "&", "LPM", ",", ...

[ "Invoke", "the", "PassBuilder", "callback", "registration", "." ]

[ "Hexagon", "Hexagon", "Hexagon", "Hexagon" ]

HexagonTargetMachine50

registerPassBuilderCallbacks

Hexagon

DSP

LLVM

29,953

74

1

[]

[ "<s>", "static", "void", "riscv_extend_comparands", "(", "rtx_code", "code", ",", "rtx", "*", "op0", ",", "rtx", "*", "op1", ")", "{", "if", "(", "GET_MODE_SIZE", "(", "word_mode", ")", ">", "GET_MODE_SIZE", "(", "GET_MODE", "(", "*", "op0", ")", ")", ...

[ "Sign-", "or", "zero-extend", "OP0", "and", "OP1", "for", "integer", "comparisons", "." ]

[ "riscv" ]

riscv

riscv_extend_comparands

riscv

CPU

GCC

29,954

187

1

[]

[ "<s>", "const", "char", "*", "HexagonTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "HexagonISD", "::", "NodeType", ")", "Opcode", ")", "{", "case", "HexagonISD", "::", "ALLOCA", ":", "return", "...

[ "getTargetNodeName", "-", "This", "method", "returns", "the", "name", "of", "a", "target", "specific" ]

[ "Hexagon", "Hexagon", "HexagonISD::NodeType", "HexagonISD::ALLOCA", "\"HexagonISD::ALLOCA\"", "HexagonISD::ARGEXTEND", "\"HexagonISD::ARGEXTEND\"", "HexagonISD::AT_GOT", "\"HexagonISD::AT_GOT\"", "HexagonISD::AT_PCREL", "\"HexagonISD::AT_PCREL\"", "HexagonISD::BARRIER", "\"HexagonISD::BARRIE...

HexagonISelLowering8

getTargetNodeName

Hexagon

DSP

LLVM

29,955

426

1

[]

[ "<s>", "MCObjectWriter", "*", "createObjectWriter", "(", "raw_ostream", "&", "OS", ")", "const", "override", "{", "return", "createAMDGPUELFObjectWriter", "(", "OS", ")", ";", "}", "</s>" ]

[ "Create", "a", "new", "MCObjectWriter", "instance", "for", "use", "by", "the", "assembler", "backend", "to", "emit", "the", "final", "object", "file", "." ]

[ "R600" ]

AMDGPUAsmBackend1

createObjectWriter

R600

GPU

LLVM

29,956

18

1

[]

[ "<s>", "static", "void", "arm_expand_vec_perm_1", "(", "rtx", "target", ",", "rtx", "op0", ",", "rtx", "op1", ",", "rtx", "sel", ")", "{", "machine_mode", "vmode", "=", "GET_MODE", "(", "target", ")", ";", "bool", "one_vector_p", "=", "rtx_equal_p", "(", ...

[ "Generate", "a", "variable", "permutation", "." ]

[ "arm" ]

arm

arm_expand_vec_perm_1

arm

CPU

GCC

29,957

207

1

[]

[ "<s>", "const", "char", "*", "HexagonTargetLowering", "::", "getTargetNodeName", "(", "unsigned", "Opcode", ")", "const", "{", "switch", "(", "(", "HexagonISD", "::", "NodeType", ")", "Opcode", ")", "{", "case", "HexagonISD", "::", "ALLOCA", ":", "return", "...

[ "getTargetNodeName", "-", "This", "method", "returns", "the", "name", "of", "a", "target", "specific" ]

[ "Hexagon", "Hexagon", "HexagonISD::NodeType", "HexagonISD::ALLOCA", "\"HexagonISD::ALLOCA\"", "HexagonISD::AT_GOT", "\"HexagonISD::AT_GOT\"", "HexagonISD::AT_PCREL", "\"HexagonISD::AT_PCREL\"", "HexagonISD::BARRIER", "\"HexagonISD::BARRIER\"", "HexagonISD::CALL", "\"HexagonISD::CALL\"", "H...

HexagonISelLowering21

getTargetNodeName

Hexagon

DSP

LLVM

29,958

322

1

[]

[ "<s>", "bool", "X86InstrInfo", "::", "isUnpredicatedTerminator", "(", "const", "MachineInstr", "&", "MI", ")", "const", "{", "if", "(", "!", "MI", ".", "isTerminator", "(", ")", ")", "return", "false", ";", "if", "(", "MI", ".", "isBranch", "(", ")", "...

[ "Returns", "true", "if", "the", "instruction", "is", "a", "terminator", "instruction", "that", "has", "not", "been", "predicated", "." ]

[ "X86", "X86" ]

X86InstrInfo (2)1

isUnpredicatedTerminator

X86

CPU

LLVM

29,959

62

1

[]

[ "<s>", "rtx", "function_expander", "::", "use_exact_insn", "(", "insn_code", "icode", ")", "{", "machine_mode", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", "(", "exp", ")", ")", ";", "int", "arg_offset", "=", "0", ";", "if", "(", "base", "->", "use_mask_pr...

[ "Implement", "the", "call", "using", "instruction", "ICODE", ",", "with", "a", "1:1", "mapping", "between", "arguments", "and", "input", "operands", "." ]

[ "riscv", "0" ]

riscv-vector-builtins

use_exact_insn

riscv

CPU

GCC

29,960

175

1

[]

[ "<s>", "RCPair", "ARMTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "std", "::", "string", "&", "Constraint", ",", "MVT", "VT", ")", "const", "{", "if", "(", "Constraint", ".", "size", "(", ")", "==", "1", ")", "{", "switch", "(", "...

[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]

[ "ARM", "ARM", "1", "0", "0U", "ARM::tGPRRegClass", "0U", "ARM::GPRRegClass", "0U", "ARM::hGPRRegClass", "0U", "ARM::GPRRegClass", "MVT::Other", "MVT::f32", "0U", "ARM::SPRRegClass", "64", "0U", "ARM::DPRRegClass", "128", "0U", "ARM::QPRRegClass", "MVT::Other", "MVT::f32...

ARMISelLowering (2)

getRegForInlineAsmConstraint

ARM

CPU

LLVM

29,961

326

1

[]

[ "<s>", "SDNode", "*", "SITargetLowering", "::", "PostISelFolding", "(", "MachineSDNode", "*", "Node", ",", "SelectionDAG", "&", "DAG", ")", "const", "{", "const", "SIInstrInfo", "*", "TII", "=", "getSubtarget", "(", ")", "->", "getInstrInfo", "(", ")", ";", ...

[ "Fold", "the", "instructions", "after", "selecting", "them", "." ]

[ "AMDGPU", "SI", "SI", "AMDGPU::getNamedOperandIdx", "AMDGPU::OpName", "1", "AMDGPU::INSERT_SUBREG", "AMDGPU::REG_SEQUENCE", "AMDGPU::V_DIV_SCALE_F32", "AMDGPU::V_DIV_SCALE_F64", "1", "3", "5", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_DEF", "AMDGPU::IMPLICIT_D...

SIISelLowering14

PostISelFolding

AMDGPU

GPU

LLVM

29,962

465

1

[]

[ "<s>", "unsigned", "ARMTargetLowering", "::", "getExceptionPointerRegister", "(", "const", "Constant", "*", "PersonalityFn", ")", "const", "{", "return", "Subtarget", "->", "useSjLjEH", "(", ")", "?", "ARM", "::", "NoRegister", ":", "ARM", "::", "R0", ";", "}"...

[ "If", "a", "physical", "register", ",", "this", "returns", "the", "register", "that", "receives", "the", "exception", "address", "on", "entry", "to", "an", "EH", "pad", "." ]

[ "ARM", "ARM", "ARM::NoRegister", "ARM::R0" ]

ARMISelLowering (2)2

getExceptionPointerRegister

ARM

CPU

LLVM

29,963

28

1

[]

[ "<s>", "static", "void", "xtensa_reorg_loops", "(", "void", ")", "{", "if", "(", "TARGET_LOOPS", ")", "reorg_loops", "(", "false", ",", "&", "xtensa_doloop_hooks", ")", ";", "}", "</s>" ]

[ "Run", "from", "machine_dependent_reorg", ",", "this", "pass", "looks", "for", "doloop_end", "insns", "and", "tries", "to", "rewrite", "the", "RTL", "of", "these", "loops", "so", "that", "proper", "Xtensa", "hardware", "loops", "are", "generated", "." ]

[ "xtensa" ]

xtensa

xtensa_reorg_loops

xtensa

MPU

GCC

29,964

20

1

[]

[ "<s>", "rtx", "aarch64_simd_gen_const_vector_dup", "(", "machine_mode", "mode", ",", "int", "val", ")", "{", "int", "nunits", "=", "GET_MODE_NUNITS", "(", "mode", ")", ";", "rtvec", "v", "=", "rtvec_alloc", "(", "nunits", ")", ";", "int", "i", ";", "for", ...

[ "Return", "a", "const_int", "vector", "of", "VAL", "." ]

[ "aarch64", "0" ]

aarch642

aarch64_simd_gen_const_vector_dup

aarch64

CPU

GCC

29,965

63

1

[]

[ "<s>", "unsigned", "RISCVMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "MI", ",", "const", "MCOperand", "&", "MO", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", ...

[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]

[ "RISCV", "RISCV", "\"Unexpected operand type!\"" ]

RISCVMCCodeEmitter34

getMachineOpValue

RISCV

CPU

LLVM

29,966

80

1

[]

[ "<s>", "void", "MOSFrameLowering", "::", "determineCalleeSaves", "(", "MachineFunction", "&", "MF", ",", "BitVector", "&", "SavedRegs", ",", "RegScavenger", "*", "RS", ")", "const", "{", "TargetFrameLowering", "::", "determineCalleeSaves", "(", "MF", ",", "SavedRe...

[ "This", "method", "determines", "which", "of", "the", "registers", "reported", "by", "TargetRegisterInfo", ":", ":getCalleeSavedRegs", "(", ")", "should", "actually", "get", "saved", "." ]

[ "MOS", "MOS", "MOS::RC30", "MOS::RC31", "MOS::RC16", "MOS::RC17", "MOS::A", "4", "MOS::Y" ]

MOSFrameLowering

determineCalleeSaves

MOS

MPU

LLVM

29,967

122

1

[]

[ "<s>", "rtx", "frv_split_scc", "(", "rtx", "dest", ",", "rtx", "test", ",", "rtx", "cc_reg", ",", "rtx", "cr_reg", ",", "HOST_WIDE_INT", "value", ")", "{", "rtx", "ret", ";", "start_sequence", "(", ")", ";", "emit_insn", "(", "gen_rtx_SET", "(", "cr_reg"...

[ "Split", "a", "SCC", "instruction", "into", "component", "parts", ",", "returning", "a", "SEQUENCE", "to", "hold", "the", "separate", "insns", "." ]

[ "frv" ]

frv

frv_split_scc

frv

VLIW

GCC

29,968

102

1

[]

[ "<s>", "virtual", "bool", "requiresRegisterScavenging", "(", "const", "MachineFunction", "&", "MF", ")", "const", "LLVM_OVERRIDE", "{", "return", "true", ";", "}", "</s>" ]

[ "Returns", "true", "if", "the", "target", "requires", "(", "and", "can", "make", "use", "of", ")", "the", "register", "scavenger", "." ]

[ "SystemZ" ]

SystemZRegisterInfo3

requiresRegisterScavenging

SystemZ

CPU

LLVM

29,969

16

1

[]

[ "<s>", "MCObjectWriter", "*", "createObjectWriter", "(", "raw_pwrite_stream", "&", "OS", ")", "const", "override", "{", "return", "createAMDGPUELFObjectWriter", "(", "Is64Bit", ",", "HasRelocationAddend", ",", "OS", ")", ";", "}", "</s>" ]

[ "Create", "a", "new", "MCObjectWriter", "instance", "for", "use", "by", "the", "assembler", "backend", "to", "emit", "the", "final", "object", "file", "." ]

[ "AMDGPU", "AMDGPU" ]

AMDGPUAsmBackend11

createObjectWriter

AMDGPU

GPU

LLVM

29,970

22

1

[]

[ "<s>", "bool", "AMDGPULegalizerInfo", "::", "legalizeCustom", "(", "MachineInstr", "&", "MI", ",", "MachineRegisterInfo", "&", "MRI", ",", "MachineIRBuilder", "&", "MIRBuilder", ",", "GISelChangeObserver", "&", "Observer", ")", "const", "{", "switch", "(", "MI", ...

[ "Called", "for", "instructions", "with", "the", "Custom", "LegalizationAction", "." ]

[ "AMDGPU", "AMDGPU", "SI", "SI", "SI", "\"expected switch to return\"" ]

AMDGPULegalizerInfo51

legalizeCustom

AMDGPU

GPU

LLVM

29,971

218

1

[]

[ "<s>", "unsigned", "LanaiMCCodeEmitter", "::", "getMachineOpValue", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCOperand", "&", "MCOp", ",", "SmallVectorImpl", "<", "MCFixup", ">", "&", "Fixups", ",", "const", "MCSubtargetInfo", "&", "SubtargetInfo", ")...

[ "getMachineOpValue", "-", "Return", "binary", "encoding", "of", "operand", "." ]

[ "Lanai", "Lanai", "Lanai", "Lanai", "0", "0" ]

LanaiMCCodeEmitter2

getMachineOpValue

Lanai

CPU

LLVM

29,972

174

1

[]

[ "<s>", "const", "TargetRegisterClass", "*", "getRepRegClassFor", "(", "MVT", "VT", ")", "const", "override", "{", "if", "(", "VT", "==", "MVT", "::", "Untyped", ")", "return", "Subtarget", "->", "hasDSP", "(", ")", "?", "&", "Mips", "::", "ACC64DSPRegClass...

[ "Return", "the", "'representative", "'", "register", "class", "for", "the", "specified", "value", "type", "." ]

[ "Mips", "MVT::Untyped", "Mips::ACC64DSPRegClass", "Mips::ACC64RegClass" ]

MipsSEISelLowering19

getRepRegClassFor

Mips

CPU

LLVM

29,973

45

1

[]

[ "<s>", "static", "bool", "m32r_return_in_memory", "(", "tree", "type", ",", "tree", "fntype", "ATTRIBUTE_UNUSED", ")", "{", "return", "m32r_pass_by_reference", "(", "NULL", ",", "TYPE_MODE", "(", "type", ")", ",", "type", ",", "false", ")", ";", "}", "</s>" ...

[ "Worker", "function", "for", "TARGET_RETURN_IN_MEMORY", "." ]

[ "m32r" ]

m32r3

m32r_return_in_memory

m32r

MPU

GCC

29,974

28

1

[]

[ "<s>", "void", "MipsTargetELFStreamer", "::", "emitAssignment", "(", "MCSymbol", "*", "Symbol", ",", "const", "MCExpr", "*", "Value", ")", "{", "if", "(", "Value", "->", "getKind", "(", ")", "!=", "MCExpr", "::", "SymbolRef", ")", "return", ";", "const", ...

[ "Emit", "an", "assignment", "of", "Value", "to", "Symbol", "." ]

[ "Mips", "Mips", "2", "2" ]

MipsTargetStreamer36

emitAssignment

Mips

CPU

LLVM

29,975

111

1

[]

[ "<s>", "ArrayRef", "<", "MCPhysReg", ">", "MipsABIInfo", "::", "GetVarArgRegs", "(", ")", "const", "{", "if", "(", "IsO32", "(", ")", ")", "return", "makeArrayRef", "(", "O32IntRegs", ")", ";", "if", "(", "IsN32", "(", ")", "||", "IsN64", "(", ")", "...

[ "The", "registers", "to", "use", "for", "the", "variable", "argument", "list", "." ]

[ "Mips", "Mips", "Mips", "\"Unhandled ABI\"" ]

MipsABIInfo

GetVarArgRegs

Mips

CPU

LLVM

29,976

45

1

[]

[ "<s>", "uint64_t", "X86TargetLowering", "::", "getByValTypeAlignment", "(", "Type", "*", "Ty", ",", "const", "DataLayout", "&", "DL", ")", "const", "{", "if", "(", "Subtarget", ".", "is64Bit", "(", ")", ")", "{", "Align", "TyAlign", "=", "DL", ".", "getA...

[ "Return", "the", "desired", "alignment", "for", "ByVal", "aggregate", "function", "arguments", "in", "the", "caller", "parameter", "area", "." ]

[ "X86", "X86", "8", "8", "4" ]

X86ISelLowering (2)5

getByValTypeAlignment

X86

CPU

LLVM

29,977

81

1

[]

[ "<s>", "int", "PPCTTIImpl", "::", "getArithmeticInstrCost", "(", "unsigned", "Opcode", ",", "Type", "*", "Ty", ",", "TTI", "::", "OperandValueKind", "Op1Info", ",", "TTI", "::", "OperandValueKind", "Op2Info", ",", "TTI", "::", "OperandValueProperties", "Opd1PropIn...

[ "This", "is", "an", "approximation", "of", "reciprocal", "throughput", "of", "a", "math/logic", "op", "." ]

[ "PowerPC", "PPC", "\"Invalid opcode\"" ]

PPCTargetTransformInfo10

getArithmeticInstrCost

PowerPC

CPU

LLVM

29,978

86

1

[]

[ "<s>", "virtual", "bool", "isToken", "(", ")", "const", "LLVM_OVERRIDE", "{", "return", "Kind", "==", "KindToken", ";", "}", "</s>" ]

[ "isToken", "-", "Is", "this", "a", "token", "operand", "?" ]

[ "SystemZ" ]

SystemZAsmParser10

isToken

SystemZ

CPU

LLVM

29,979

14

1

[]

[ "<s>", "static", "bool", "rs6000_hard_regno_call_part_clobbered", "(", "unsigned", "int", ",", "unsigned", "int", "regno", ",", "machine_mode", "mode", ")", "{", "if", "(", "TARGET_32BIT", "&&", "TARGET_POWERPC64", "&&", "GET_MODE_SIZE", "(", "mode", ")", ">", "...

[ "Implement", "TARGET_HARD_REGNO_CALL_PART_CLOBBERED", "." ]

[ "rs6000", "4", "8" ]

rs6000

rs6000_hard_regno_call_part_clobbered

rs6000

CPU

GCC

29,980

65

1

[]

[ "<s>", "virtual", "const", "TMS320C64XRegisterInfo", "*", "getRegisterInfo", "(", ")", "const", "{", "return", "&", "InstrInfo", ".", "getRegisterInfo", "(", ")", ";", "}", "</s>" ]

[ "getRegisterInfo", "-", "TargetInstrInfo", "is", "a", "superset", "of", "MRegister", "info", "." ]

[ "TMS320C64X", "TMS320C64X" ]

TMS320C64XTargetMachine

getRegisterInfo

TMS320C64X

VLIW

LLVM

29,981

18

1

[]

[ "<s>", "Register", "Cpu0RegisterInfo", "::", "getFrameRegister", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "const", "TargetFrameLowering", "*", "TFI", "=", "MF", ".", "getSubtarget", "(", ")", ".", "getFrameLowering", "(", ")", ";", "retur...

[ "Debug", "information", "queries", "." ]

[ "Cpu0", "Cpu0", "Cpu0::FP", "Cpu0::SP" ]

Cpu0RegisterInfo

getFrameRegister

Cpu0

CPU

LLVM

29,982

48

1

[]

[ "<s>", "bool", "mayNeedRelaxation", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ")", "const", "override", "{", "return", "false", ";", "}", "</s>" ]

[ "Check", "whether", "the", "given", "instruction", "may", "need", "relaxation", "." ]

[ "AVR" ]

AVRAsmBackend

mayNeedRelaxation

AVR

MPU

LLVM

29,983

20

1

[]

[ "<s>", "void", "RISCVMCAsmBackend", "::", "relaxInstruction", "(", "const", "MCInst", "&", "Inst", ",", "const", "MCSubtargetInfo", "&", "STI", ",", "MCInst", "&", "Res", ")", "const", "{", "unsigned", "Opcode", "=", "getRelaxedOpcode", "(", "Inst", ".", "ge...

[ "Relax", "the", "instruction", "in", "the", "given", "fragment", "to", "the", "next", "wider", "instruction", "." ]

[ "RISCV", "RISCV", "\"Unexpected insn to relax\"" ]

RISCVMCAsmBackend

relaxInstruction

RISCV

CPU

LLVM

29,984

52

1

[]

[ "<s>", "static", "rtx", "nvptx_expand_cmp_swap", "(", "tree", "exp", ",", "rtx", "target", ",", "machine_mode", "ARG_UNUSED", "(", "m", ")", ",", "int", "ARG_UNUSED", "(", "ignore", ")", ")", "{", "machine_mode", "mode", "=", "TYPE_MODE", "(", "TREE_TYPE", ...

[ "Expand", "the", "CMP_SWAP", "PTX", "builtins", ".", "We", "have", "our", "own", "versions", "that", "do", "not", "require", "taking", "the", "address", "of", "any", "object", ",", "other", "than", "the", "memory", "cell", "being", "operated", "on", "." ]

[ "nvptx", "0", "1", "2" ]

nvptx

nvptx_expand_cmp_swap

nvptx

GPU

GCC

29,985

195

1

[]

[ "<s>", "void", "ARMBaseRegisterInfo", "::", "materializeFrameBaseRegister", "(", "MachineBasicBlock", "*", "MBB", ",", "unsigned", "BaseReg", ",", "int", "FrameIdx", ",", "int64_t", "Offset", ")", "const", "{", "ARMFunctionInfo", "*", "AFI", "=", "MBB", "->", "g...

[ "Insert", "defining", "instruction", "(", "s", ")", "for", "a", "pointer", "to", "FrameIdx", "before", "insertion", "point", "I", "." ]

[ "ARM", "ARM", "ARM", "ARM", "ARM::ADDri", "ARM::tADDrSPi", "ARM::t2ADDri", "0" ]

ARMBaseRegisterInfo1

materializeFrameBaseRegister

ARM

CPU

LLVM

29,986

188

1

[]

[ "<s>", "bool", "AMDGPUAsmParser", "::", "ParseDirective", "(", "AsmToken", "DirectiveID", ")", "{", "StringRef", "IDVal", "=", "DirectiveID", ".", "getString", "(", ")", ";", "if", "(", "IDVal", "==", "\".hsa_code_object_version\"", ")", "return", "ParseDirectiveH...

[ "ParseDirective", "-", "Parse", "a", "target", "specific", "assembler", "directive", "This", "method", "is", "deprecated", ",", "use", "'parseDirective", "'", "instead", "." ]

[ "AMDGPU", "AMDGPU", "\".hsa_code_object_version\"", "\".hsa_code_object_isa\"", "\".amd_kernel_code_t\"" ]

AMDGPUAsmParser61

ParseDirective

AMDGPU

GPU

LLVM

29,987

55

1

[]

[ "<s>", "bool", "riscv_epilogue_uses", "(", "unsigned", "int", "regno", ")", "{", "if", "(", "regno", "==", "RETURN_ADDR_REGNUM", ")", "return", "true", ";", "if", "(", "epilogue_completed", "&&", "cfun", "->", "machine", "->", "interrupt_handler_p", ")", "{", ...

[ "Implement", "EPILOGUE_USES", "." ]

[ "riscv" ]

riscv

riscv_epilogue_uses

riscv

CPU

GCC

29,988

55

1

[]

[ "<s>", "unsigned", "ARMBaseInstrInfo", "::", "isStoreToStackSlotPostFE", "(", "const", "MachineInstr", "*", "MI", ",", "int", "&", "FrameIndex", ")", "const", "{", "const", "MachineMemOperand", "*", "Dummy", ";", "return", "MI", "->", "mayStore", "(", ")", "&&...

[ "isStoreToStackSlotPostFE", "-", "Check", "for", "post-frame", "ptr", "elimination", "stack", "locations", "as", "well", "." ]

[ "ARM", "ARM" ]

ARMBaseInstrInfo (2)

isStoreToStackSlotPostFE

ARM

CPU

LLVM

29,989

38

1

[]

[ "<s>", "static", "char", "sizetochar", "(", "int", "size", ")", "{", "switch", "(", "size", ")", "{", "case", "64", ":", "return", "'d'", ";", "case", "32", ":", "return", "'s'", ";", "case", "16", ":", "return", "'h'", ";", "case", "8", ":", "re...

[ "Return", "the", "equivalent", "letter", "for", "size", "." ]

[ "aarch64", "64", "32", "16", "8" ]

aarch64

sizetochar

aarch64

CPU

GCC

29,990

45

1

[]

[ "<s>", "bool", "PPCInstrInfo", "::", "isCoalescableExtInstr", "(", "const", "MachineInstr", "&", "MI", ",", "unsigned", "&", "SrcReg", ",", "unsigned", "&", "DstReg", ",", "unsigned", "&", "SubIdx", ")", "const", "{", "switch", "(", "MI", ".", "getOpcode", ...

[ "isCoalescableExtInstr", "-", "Return", "true", "if", "the", "instruction", "is", "a", "``", "coalescable", "''", "extension", "instruction", "." ]

[ "PowerPC", "PPC", "PPC::EXTSW", "PPC::EXTSW_32_64", "1", "0", "PPC::sub_32" ]

PPCInstrInfo (2)

isCoalescableExtInstr

PowerPC

CPU

LLVM

29,991

85

1

[]

[ "<s>", "bool", "XtensaInstrInfo", "::", "isCopyInstr", "(", "const", "MachineInstr", "&", "MI", ",", "const", "MachineOperand", "*", "&", "Src", ",", "const", "MachineOperand", "*", "&", "Dest", ")", "const", "{", "if", "(", "!", "MI", ".", "isMoveReg", ...

[ "If", "the", "specific", "machine", "instruction", "is", "a", "instruction", "that", "moves/copies", "value", "from", "one", "register", "to", "another", "register", "return", "destination", "and", "source", "registers", "as", "machine", "operands", "." ]

[ "Xtensa", "Xtensa", "0", "1" ]

XtensaInstrInfo

isCopyInstr

Xtensa

MPU

LLVM

29,992

60

1

[]

[ "<s>", "std", "::", "pair", "<", "unsigned", ",", "const", "TargetRegisterClass", "*", ">", "NVPTXTargetLowering", "::", "getRegForInlineAsmConstraint", "(", "const", "std", "::", "string", "&", "Constraint", ",", "MVT", "VT", ")", "const", "{", "if", "(", "...

[ "Given", "a", "physical", "register", "constraint", "(", "e.g", "." ]

[ "NVPTX", "NVPTX", "1", "0", "0U", "NVPTX::Int1RegsRegClass", "0U", "NVPTX::Int16RegsRegClass", "0U", "NVPTX::Int16RegsRegClass", "0U", "NVPTX::Int32RegsRegClass", "0U", "NVPTX::Int64RegsRegClass", "0U", "NVPTX::Float32RegsRegClass", "0U", "NVPTX::Float64RegsRegClass" ]

NVPTXISelLowering1

getRegForInlineAsmConstraint

NVPTX

GPU

LLVM

29,993

173

1

[]

[ "<s>", "void", "XNCMRegisterInfo", "::", "eliminateFrameIndex", "(", "MachineBasicBlock", "::", "iterator", "II", ",", "int", "SPAdj", ",", "RegScavenger", "*", "RS", ")", "const", "{", "llvm_unreachable", "(", "0", ")", ";", "}", "</s>" ]

[ "This", "method", "must", "be", "overriden", "to", "eliminate", "abstract", "frame", "indices", "from", "instructions", "which", "may", "use", "them", "." ]

[ "XNCM", "XNCM", "0" ]

XNCMRegisterInfo

eliminateFrameIndex

XNCM

CPU

LLVM

29,994

25

1

[]

[ "<s>", "unsigned", "getEUsPerCU", "(", "const", "MCSubtargetInfo", "*", "STI", ")", "{", "if", "(", "isGFX10Plus", "(", "*", "STI", ")", "&&", "STI", "->", "getFeatureBits", "(", ")", ".", "test", "(", "FeatureCuMode", ")", ")", "return", "2", ";", "re...

[ "Number", "of", "SIMDs/EUs", "(", "execution", "units", ")", "per", "``", "CU", "''", "(", "``", "compute", "unit", "''", ")", ",", "where", "the", "``", "CU", "''", "is", "the", "unit", "onto", "which", "workgroups", "are", "mapped", "." ]

[ "AMDGPU", "2", "4" ]

AMDGPUBaseInfo1

getEUsPerCU

AMDGPU

GPU

LLVM

29,995

35

1

[]

[ "<s>", "BitVector", "X86RegisterInfo", "::", "getReservedRegs", "(", "const", "MachineFunction", "&", "MF", ")", "const", "{", "BitVector", "Reserved", "(", "getNumRegs", "(", ")", ")", ";", "Reserved", ".", "set", "(", "X86", "::", "RSP", ")", ";", "Reser...

[ "getReservedRegs", "-", "Returns", "a", "bitset", "indexed", "by", "physical", "register", "number", "indicating", "if", "a", "register", "is", "a", "special", "register", "that", "has", "particular", "uses", "and", "should", "be", "considered", "unavailable", "...

[ "X86", "X86", "X86::RSP", "X86::ESP", "X86::SP", "X86::SPL", "X86::RBP", "X86::EBP", "X86::BP", "X86::BPL", "X86::ST0", "X86::ST1", "X86::ST2", "X86::ST3", "X86::ST4", "X86::ST5", "X86::ST6", "X86::ST7" ]

X86RegisterInfo33

getReservedRegs

X86

CPU

LLVM

29,996

177

1

[]

[ "<s>", "Optional", "<", "MCDisassembler", "::", "DecodeStatus", ">", "AMDGPUDisassembler", "::", "onSymbolStart", "(", "SymbolInfoTy", "&", "Symbol", ",", "uint64_t", "&", "Size", ",", "ArrayRef", "<", "uint8_t", ">", "Bytes", ",", "uint64_t", "Address", ",", ...

[ "Used", "to", "perform", "separate", "target", "specific", "disassembly", "for", "a", "particular", "symbol", "." ]

[ "AMDGPU", "AMDGPU", "AMDGPU", "256", "\".kd\"", "64", "3" ]

AMDGPUDisassembler1

onSymbolStart

AMDGPU

GPU

LLVM

29,997

106

1

[]

[ "<s>", "bool", "trackLivenessAfterRegAlloc", "(", "const", "MachineFunction", "&", "MF", ")", "const", "override", "{", "return", "true", ";", "}", "</s>" ]

[ "Returns", "true", "if", "the", "live-ins", "should", "be", "tracked", "after", "register", "allocation", "." ]

[ "TPC" ]

TPCRegisterInfo

trackLivenessAfterRegAlloc

TPC

Virtual ISA

LLVM

29,998

15

1

[]

[ "<s>", "bool", "valid_sf_si_move", "(", "rtx", "dest", ",", "rtx", "src", ",", "machine_mode", "mode", ")", "{", "if", "(", "TARGET_ALLOW_SF_SUBREG", ")", "return", "true", ";", "if", "(", "mode", "!=", "SFmode", "&&", "GET_MODE_CLASS", "(", "mode", ")", ...

[ "Return", "whether", "a", "SFmode", "or", "SImode", "move", "can", "be", "done", "without", "converting", "one", "mode", "to", "another", ".", "This", "arrises", "when", "we", "have", ":", "(", "SUBREG", ":", "SF", "(", "REG", ":", "SI", "...", ")", ...

[ "powerpcspe" ]

powerpcspe

valid_sf_si_move

powerpcspe

CPU

GCC

29,999

95

1

[]