code stringlengths 35 6.69k | score float64 6.5 11.5 |
|---|---|
module test_axis_eth_fcs_insert_pad;
// Parameters
parameter ENABLE_PADDING = 1;
parameter MIN_FRAME_LENGTH = 64;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [7:0] s_axis_tdata = 0;
reg s_axis_tvalid = 0;
reg s_axis_tlast = 0;
reg s_axis_tuser = 0;
reg m_axis_tready = ... | 8.161317 |
module test_axis_fifo;
// Parameters
parameter DEPTH = 4;
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
p... | 7.264041 |
module test_axis_fifo_64;
// Parameters
parameter DEPTH = 32;
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8... | 7.264041 |
module test_axis_fifo_adapter_64_8;
// Parameters
parameter DEPTH = 32;
parameter S_DATA_WIDTH = 64;
parameter S_KEEP_ENABLE = (S_DATA_WIDTH > 8);
parameter S_KEEP_WIDTH = (S_DATA_WIDTH / 8);
parameter M_DATA_WIDTH = 8;
parameter M_KEEP_ENABLE = (M_DATA_WIDTH > 8);
parameter M_KEEP_WIDTH = (M_DATA_WIDT... | 7.264041 |
module test_axis_fifo_adapter_8_64;
// Parameters
parameter DEPTH = 32;
parameter S_DATA_WIDTH = 8;
parameter S_KEEP_ENABLE = (S_DATA_WIDTH > 8);
parameter S_KEEP_WIDTH = (S_DATA_WIDTH / 8);
parameter M_DATA_WIDTH = 64;
parameter M_KEEP_ENABLE = (M_DATA_WIDTH > 8);
parameter M_KEEP_WIDTH = (M_DATA_WIDT... | 7.264041 |
module test_axis_frame_fifo;
// Parameters
parameter DEPTH = 512;
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH ... | 6.502934 |
module test_axis_frame_fifo_64;
// Parameters
parameter DEPTH = 512;
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WI... | 6.502934 |
module test_axis_frame_join_4;
// Parameters
parameter S_COUNT = 4;
parameter DATA_WIDTH = 8;
parameter TAG_ENABLE = 1;
parameter TAG_WIDTH = 16;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [S_COUNT*DATA_WIDTH-1:0] s_axis_tdata = 0;
reg [S_COUNT-1:0] s_axis_tvalid = 0;
... | 6.502934 |
module test_axis_frame_length_adjust_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
param... | 6.502934 |
module test_axis_frame_length_adjust_8;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
paramet... | 6.502934 |
module test_axis_frame_length_adjust_fifo;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
para... | 6.502934 |
module test_axis_frame_length_adjust_fifo_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
... | 6.502934 |
module test_axis_frame_len_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LEN_WIDTH = 16;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [KEEP_WIDTH-1:0] monitor_axis_tkeep = 0;
reg m... | 6.502934 |
module test_axis_frame_len_8;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LEN_WIDTH = 16;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [KEEP_WIDTH-1:0] monitor_axis_tkeep = 0;
reg mon... | 6.502934 |
module test_axis_gmii_rx;
// Parameters
parameter DATA_WIDTH = 8;
parameter PTP_TS_ENABLE = 0;
parameter PTP_TS_WIDTH = 96;
parameter USER_WIDTH = (PTP_TS_ENABLE ? PTP_TS_WIDTH : 0) + 1;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [DATA_WIDTH-1:0] gmii_rxd = 0;
reg gmii_... | 6.789139 |
module test_axis_gmii_tx;
// Parameters
parameter DATA_WIDTH = 8;
parameter ENABLE_PADDING = 1;
parameter MIN_FRAME_LENGTH = 64;
parameter PTP_TS_ENABLE = 0;
parameter PTP_TS_WIDTH = 96;
parameter PTP_TAG_ENABLE = PTP_TS_ENABLE;
parameter PTP_TAG_WIDTH = 16;
parameter USER_WIDTH = (PTP_TAG_ENABLE ? P... | 6.789139 |
module test_axis_ll_bridge;
// Parameters
parameter DATA_WIDTH = 8;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [DATA_WIDTH-1:0] s_axis_tdata = 0;
reg s_axis_tvalid = 0;
reg s_axis_tlast = 0;
reg ll_dst_rdy_in_n = 1;
// Outputs
wire [DATA_WIDTH-1:0] ll_data_out;
wir... | 8.95397 |
module test_axis_mux_4;
// Parameters
parameter S_COUNT = 4;
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
... | 7.848933 |
module test_axis_mux_4_64;
// Parameters
parameter S_COUNT = 4;
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE =... | 7.848933 |
module test_axis_ram_switch_1x4_256_64;
// Parameters
parameter FIFO_DEPTH = 512;
parameter SPEEDUP = 0;
parameter S_COUNT = 1;
parameter M_COUNT = 4;
parameter S_DATA_WIDTH = 256;
parameter S_KEEP_ENABLE = (S_DATA_WIDTH > 8);
parameter S_KEEP_WIDTH = (S_DATA_WIDTH / 8);
parameter M_DATA_WIDTH = 64;
... | 8.06173 |
module test_axis_ram_switch_4x1_64_256;
// Parameters
parameter FIFO_DEPTH = 512;
parameter SPEEDUP = 0;
parameter S_COUNT = 4;
parameter M_COUNT = 1;
parameter S_DATA_WIDTH = 64;
parameter S_KEEP_ENABLE = (S_DATA_WIDTH > 8);
parameter S_KEEP_WIDTH = (S_DATA_WIDTH / 8);
parameter M_DATA_WIDTH = 256;
... | 8.06173 |
module test_axis_ram_switch_4x4_64_64;
// Parameters
parameter FIFO_DEPTH = 512;
parameter SPEEDUP = 0;
parameter S_COUNT = 4;
parameter M_COUNT = 4;
parameter S_DATA_WIDTH = 64;
parameter S_KEEP_ENABLE = (S_DATA_WIDTH > 8);
parameter S_KEEP_WIDTH = (S_DATA_WIDTH / 8);
parameter M_DATA_WIDTH = 64;
... | 8.06173 |
module test_axis_rate_limit;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENA... | 8.359557 |
module test_axis_rate_limit_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER... | 8.359557 |
module test_axis_register;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABL... | 8.117412 |
module test_axis_register_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_E... | 8.117412 |
module test_axis_srl_fifo;
// Parameters
parameter DEPTH = 4;
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;... | 7.803038 |
module test_axis_srl_fifo_64;
// Parameters
parameter DEPTH = 4;
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH ... | 7.803038 |
module test_axis_srl_register;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_E... | 7.803038 |
module test_axis_srl_register_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter LAST_ENABLE = 1;
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter US... | 7.803038 |
module test_axis_stat_counter;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter TAG_ENABLE = 1;
parameter TAG_WIDTH = 16;
parameter TICK_COUNT_ENABLE = 1;
parameter TICK_COUNT_WIDTH = 32;
parameter BYTE_COUNT_ENABLE = 1;
parameter BYTE_COUNT_WIDTH = 32;
pa... | 7.106469 |
module test_axis_switch_4x4;
// Parameters
parameter S_COUNT = 4;
parameter M_COUNT = 4;
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_WIDTH = $clog2(M_COUNT + 1);
paramete... | 8.636189 |
module test_axis_switch_4x4_64;
// Parameters
parameter S_COUNT = 4;
parameter M_COUNT = 4;
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_WIDTH = $clog2(M_COUNT + 1);
para... | 8.636189 |
module test_axis_tap;
// Parameters
parameter DATA_WIDTH = 8;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
parameter USER_WIDTH = 1;... | 7.293732 |
module test_axis_tap_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_ENABLE = (DATA_WIDTH > 8);
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter ID_ENABLE = 1;
parameter ID_WIDTH = 8;
parameter DEST_ENABLE = 1;
parameter DEST_WIDTH = 8;
parameter USER_ENABLE = 1;
parameter USER_WIDTH ... | 7.293732 |
module test_axis_wb_master_8_32;
// Parameters
parameter IMPLICIT_FRAMING = 0;
parameter COUNT_SIZE = 16;
parameter AXIS_DATA_WIDTH = 8;
parameter AXIS_KEEP_WIDTH = (AXIS_DATA_WIDTH / 8);
parameter WB_DATA_WIDTH = 32;
parameter WB_ADDR_WIDTH = 32;
parameter WB_SELECT_WIDTH = (WB_DATA_WIDTH / 8);
para... | 8.398776 |
module test_axis_wb_master_8_32_16;
// Parameters
parameter IMPLICIT_FRAMING = 0;
parameter COUNT_SIZE = 16;
parameter AXIS_DATA_WIDTH = 8;
parameter AXIS_KEEP_WIDTH = (AXIS_DATA_WIDTH / 8);
parameter WB_DATA_WIDTH = 32;
parameter WB_ADDR_WIDTH = 31;
parameter WB_SELECT_WIDTH = 2;
parameter READ_REQ ... | 8.398776 |
module test_axis_wb_master_8_32_imp;
// Parameters
parameter IMPLICIT_FRAMING = 1;
parameter COUNT_SIZE = 16;
parameter AXIS_DATA_WIDTH = 8;
parameter AXIS_KEEP_WIDTH = (AXIS_DATA_WIDTH / 8);
parameter WB_DATA_WIDTH = 32;
parameter WB_ADDR_WIDTH = 32;
parameter WB_SELECT_WIDTH = (WB_DATA_WIDTH / 8);
... | 8.398776 |
module test_axis_xgmii_rx_32;
// Parameters
parameter DATA_WIDTH = 32;
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter CTRL_WIDTH = (DATA_WIDTH / 8);
parameter PTP_TS_ENABLE = 0;
parameter PTP_TS_WIDTH = 96;
parameter USER_WIDTH = (PTP_TS_ENABLE ? PTP_TS_WIDTH : 0) + 1;
// Inputs
reg clk = 0;
r... | 7.196523 |
module test_axis_xgmii_rx_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter CTRL_WIDTH = (DATA_WIDTH / 8);
parameter PTP_PERIOD_NS = 4'h6;
parameter PTP_PERIOD_FNS = 16'h6666;
parameter PTP_TS_ENABLE = 0;
parameter PTP_TS_WIDTH = 96;
parameter USER_WIDTH ... | 7.196523 |
module test_axis_xgmii_tx_32;
// Parameters
parameter DATA_WIDTH = 32;
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter CTRL_WIDTH = (DATA_WIDTH / 8);
parameter ENABLE_PADDING = 1;
parameter ENABLE_DIC = 1;
parameter MIN_FRAME_LENGTH = 64;
parameter PTP_TS_ENABLE = 0;
parameter PTP_TS_WIDTH = 96;
... | 7.196523 |
module test_axis_xgmii_tx_64;
// Parameters
parameter DATA_WIDTH = 64;
parameter KEEP_WIDTH = (DATA_WIDTH / 8);
parameter CTRL_WIDTH = (DATA_WIDTH / 8);
parameter ENABLE_PADDING = 1;
parameter ENABLE_DIC = 1;
parameter MIN_FRAME_LENGTH = 64;
parameter PTP_PERIOD_NS = 4'h6;
parameter PTP_PERIOD_FNS = ... | 7.196523 |
module test_barrel_shift_mips ();
parameter DATA_WIDTH = 32;
parameter ADDR_WIDTH = 5;
parameter lo_l = 0;
parameter lo_r = 1;
parameter al_r = 2;
parameter ci_r = 3;
reg [(DATA_WIDTH -1):0] data_in;
reg [(ADDR_WIDTH -1):0] shift_count;
reg [1:0] op;
wire [(DATA_WIDTH -1):0] data_out;
barrel_shif... | 8.00441 |
module test_base;
reg [2:0] a;
reg [3:0] b;
reg [4:0] c;
reg [4:0] d;
// parte principal
initial begin
$display("Exemplo 03_01 - xxx yyy zzz - 999999");
$display("Test number system");
a = 5;
b = 5;
c = 5;
$display("\nPositive value");
$display("a = %d = %3b", a, a);
$displa... | 6.746738 |
module: BlockChecker
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bc;
// Inputs
reg clk;
reg reset;
reg [7:0] in;
// Outputs
wire result;
// Instantiate the Unit Un... | 6.745481 |
module Test_BCDtoSevenSeg ();
//Inputs
reg [3:0] BCD;
//Outputs
wire [6:0] SEG;
//Instantiate
BCDtoSevenSeg uut (
.BCD(BCD),
.SEG(SEG)
);
//begin test
initial begin
#100 BCD = 4'd1;
#10 BCD = 4'd3;
#10 BCD = 4'd6;
#10 BCD = 4'd9;
end
endmodule
| 6.584545 |
module: main_comparator
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench;
// Inputs
reg [2:0] A;
reg [2:0] B;
// Outputs
wire greater;
wire equal;
wire smaller;
... | 7.228589 |
module tb_PC (
//Declaraci�n de wires y Registros
reg clk = 1’b0;
//Cuerpo del Modulo
/* Instanciacion del Modulo asignado */
PC DUV (
//Conexiones
.CLK (clk)
);
//Ingreso de Valores
always @*
#100 clk != clk;
endmodule
| 7.951843 |
module tb_General (
//Declaraci�n de wires y Registros
//Entradas
reg [15:0]op1;
reg [15:0]op2;
reg [2:0]sel;
//Salidas
wire [31:0]res;
wire flag;
//Cuerpo del Modulo
// Instanciacion del Modulo asignado
<Modulo> <Instancia> (
//Conexiones
.i_op1 (op1),
.i_op2 (op2),
.selector (sel),
.Result_op... | 7.55327 |
module: adder_2bits_non_delay
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_2bit_non_delay;
// Inputs
reg Cin;
reg A;
reg B;
reg select;
// Outputs
wire Sum;
w... | 6.660157 |
module: Comparator_32_bit
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_32bit_comparator;
// Inputs
reg clk;
reg mode;
reg op;
reg rst;
reg [31:0] a;
reg [31:0] ... | 7.72212 |
module test_bench_3_stage_pipeline;
// Inputs
reg clk;
reg rst;
reg fileid;
// Outputs
wire [15:0] PCOUT;
wire [15:0] INST;
wire [2:0] aluop;
wire [15:0] rdata1;
wire [15:0] rdata2;
wire [15:0] rdata1_ID_EXE;
wire [15:0] rdata2_ID_EXE;
wire [2:0] aluop_ID_EXE;
wire [3:0] waddr_out_ID_EXE;... | 6.565481 |
module: adder_4bits
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_4bit_adder;
// Inputs
reg [3:0] A;
reg [3:0] B;
reg select;
// Outputs
wire [3:0] sum;
wire ca... | 7.207117 |
module: adder_4bits_non_delay
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_4bit_adder_non_delay;
// Inputs
reg [3:0] A;
reg [3:0] B;
reg select;
// Outputs
wire... | 7.339953 |
module: shift_register
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_8bit_shift_register;
// Inputs
reg clk;
reg reset;
reg mode;
reg sin;
reg [7:0] p_in;
// Ou... | 7.854242 |
module test_bench_alu;
wire clock;
wire enable;
wire [2:0] funct3;
wire [6:0] funct7;
wire [31:0] register_data_1;
wire [31:0] register_data_2;
wire [31:0] register_data_out;
alu alu_0 (
clock,
enable,
funct3,
funct7,
register_data_1,
register_data_2,
register_... | 6.965901 |
module test_bench_alu_base;
wire clock;
wire enable;
wire [ 2:0] funct3;
wire [31:0] register_data_1;
wire [31:0] register_data_2;
wire [31:0] register_data_out;
alu_base alu_base_rv32i (
clock,
enable,
funct3,
register_data_1,
register_data_2,
register_d... | 6.965901 |
module: bit_serial_adder
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_bit_serial_adder;
// Inputs
reg clk;
reg rst;
reg mode;
reg [7:0] a;
reg [7:0] b;
// Outp... | 6.723448 |
module: controller
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_controller;
// Inputs
reg [31:0] instr;
// Outputs
wire mem_read;
wire mem_write;
wire reg_write... | 7.107088 |
module: crc_192bits
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module text_crc192;
// Inputs
reg [175:0] data_in;
reg clk;
// Outputs
wire [191:0]data_out;
// Instantiate the ... | 6.630656 |
module: DataMemory
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_data_memory;
// Inputs
reg clka;
reg ena;
reg [3:0] wea;
reg [31:0] addra;
reg [31:0] dina;
// ... | 7.205301 |
module: DFF
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_DFF;
// Inputs
reg clk;
reg reset;
reg in;
// Outputs
wire out;
// Instantiate the Unit Under Test (U... | 7.075697 |
module: input_shift_register
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_input_shift_register;
// Inputs
reg clk;
reg mode;
reg sin;
reg [7:0] p_in;
// Outputs... | 7.303565 |
module: InstructionMemory
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_InstructionMemory;
// Inputs
reg clka;
reg ena;
reg [31:0] addra;
// Outputs
wire [31:0] ... | 6.522495 |
module: KGP_RISC_Processor
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_KGP_RISC;
// Inputs
reg clka;
reg f_clka;
reg reset;
// Outputs
wire [4:0] write_addr;
... | 6.688854 |
module: lfsr
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_lfsr;
// Inputs
reg clk;
reg reset;
reg mode;
reg [3:0] p_in;
// Outputs
wire [3:0] status;
// Inst... | 6.832914 |
module: MOD3_FSM
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_MOD3;
// Inputs
reg in;
reg rst;
reg clk;
// Outputs
wire out;
// Instantiate the Unit Under Tes... | 6.903053 |
module: output_shift_register
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_output_shift_register;
// Inputs
reg clk;
reg sin;
// Outputs
wire [7:0] status;
// ... | 7.674591 |
module Test_bench_P1;
reg X, Y, Z, K, M; // Entradas
wire WS_OR2, WS_OR3, WS_OR4, WS_OR5, Wout_7, Wout_8; // Salidas
integer i;
AND_inciso2 Indtance0 (
WS_OR2,
X,
Y,
Z,
K,
M
);
AND_inciso3 Indtance1 (
WS_OR3,
X,
Y,
Z,
K,
M
);
... | 7.195387 |
module test_bench_program_counter;
wire clock;
wire [31:0] instruction;
wire [31:0] pc;
test_case_program_counter test_case_program_counter1 (
clock,
instruction,
pc
);
program_counter program_counter1 (
clock,
instruction,
pc
);
endmodule
| 6.73152 |
module Test_bench1;
//used upper case for signals to avoid confusion
/*reg X, Y,Z ,K, M; // Entradas
wire out_7,S_OR; // Salidas
integer i;*/
m1 Indtance0 (
out_7,
X,
Y,
Z,
K,
M
);
m_1 Indtance1 (
S_OR,
X,
Y,
Z,
K,
M
);
//TA... | 6.94183 |
module: Shift_Register_32bit
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_bench_shift_register_32bit;
// Inputs
reg clk;
reg reset;
reg mode;
reg sin;
reg [31:0] p_in;... | 7.521511 |
module test_bench_smart_parking ();
reg entry;
reg [7:0] parking_capacity;
reg exit;
reg [2:0] pattern;
reg [7:0] time_out;
reg [7:0] time_in;
wire [7:0] new_capacity;
wire [7:0] time_total;
wire [3:0] parked;
wire [3:0] empty;
smart_parking smart_parking_tb (
.entry(entry),
.parking... | 7.502347 |
module test_bf16;
reg clock = 1'b0;
reg reset = 1'b0;
reg [2:0] io_opc;
reg [15:0] io_a = 16'h41cc;
wire [15:0] io_b = 16'h41ac;
reg io_in_valid = 1'b1;
reg io_out_ready = 1'b1;
reg io_isSqrt = 1'b0;
reg io_kill = 1'b0;
wire io_in_ready;
wire io_out_valid;
wire [15:0] io_y;
reg [15:0] expecte... | 7.916961 |
module test_bidir_pad;
reg in = 0;
wire out;
reg preio = 0;
wire io;
reg oen = 0;
assign io = oen ? preio : 1'bz;
initial begin
$display("\n----------------------- Bidirectional pad test -------------------------\n");
$dumpfile("tests/vcd/test_bidir_pad.vcd");
$dumpvars(0, test_bidir_pad... | 6.6368 |
module test_bin2bcd16 ();
reg CLK;
reg RST;
reg en;
reg [15:0] bin;
wire [ 3:0] bcd0;
wire [ 3:0] bcd1;
wire [ 3:0] bcd2;
wire [ 3:0] bcd3;
wire [ 3:0] bcd4;
wire busy;
wire fin;
bin2bcd16 inst (
.CLK(CLK),
.RST(RST),
.en (en),
... | 6.783003 |
module test_bin2bcd32 ();
reg CLK;
reg RST;
reg en;
reg [31:0] bin;
wire [ 3:0] bcd0;
wire [ 3:0] bcd1;
wire [ 3:0] bcd2;
wire [ 3:0] bcd3;
wire [ 3:0] bcd4;
wire [ 3:0] bcd5;
wire [ 3:0] bcd6;
wire [ 3:0] bcd7;
wire [ 3:0] bcd8;
wire [ 3:0] bcd9;
wire b... | 6.722439 |
module test_bitblock_1;
parameter period = 5;
reg clk, rstn;
reg [10:0] in1;
wire [3:0] yo;
wire ppo;
wire co;
wire out;
bitblock_1 DUT (
.clk(clk),
.rstn(rstn),
.in(in1[4:0]),
.ppi(in1[5]),
.cci(in1[6]),
.ppo(ppo),
.yi(in1[10:7]),
.yo(yo),
.shift... | 7.013348 |
module bno055_module_tb ();
wire scl_1;
wire sda_1;
wire scl_2;
wire sda_2;
reg rstn;
reg purn;
wire rstn_imu;
wire [7:0] data_rx;
wire sys_clk;
wire done;
reg go;
reg read_write_in = 1;
reg [3:0] i2c_count;
reg i2c_ack;
reg [7:0] sda_byte;
reg ac_active;
reg ac_active_cmd;
wire vali... | 7.052182 |
module test_board (
input rxp_tx,
input rxn_tx,
output txp_tx,
output txn_tx,
input [7:0] rxp_rx,
input [7:0] rxn_rx,
input [7:0] txp_rx,
input [7:0] txn_rx
);
parameter BCLK_PERIOD = 8;
reg bclk;
initial bclk = 0;
always #(BCLK_PERIOD / 2) bclk = ~bclk;
wire [3:0] mgtclk_... | 6.534454 |
module test_bool_4 (
input clk,
input rst,
input start,
output reg [1:0] status
);
reg [3:0] M_test_counter_d, M_test_counter_q = 1'h0;
localparam IDLE_state = 2'd0;
localparam TEST_state = 2'd1;
localparam PASS_state = 2'd2;
localparam FAIL_state = 2'd3;
reg [1:0] M_state_d, M_state_q ... | 7.310343 |
module bram #(
parameter ABITS = 8,
DBITS = 8,
parameter INIT_ADDR = 0,
INIT_DATA = 0
) (
input clk,
input [ABITS-1:0] WR_ADDR,
input [DBITS-1:0] WR_DATA,
input WR_EN,
input [ABITS-1:0] RD_ADDR,
output reg [DBITS-1:0] RD_DATA
);
reg [DBITS-1:0] memory[0:2**ABITS-1];
initia... | 7.645509 |
module test_bram16k ();
reg clock = 0;
reg [31:0] data = 0;
reg [8:0] rdaddress = 0;
reg [8:0] wraddress = 0;
reg wren = 0;
wire [31:0] q;
bram16k ram (
clock,
data,
rdaddress,
wraddress,
wren,
q
);
initial
forever begin
clock = 0;
#5;
clock... | 7.19611 |
module bram_tb #(
parameter ABITS = 8,
DBITS = 8,
parameter INIT_ADDR = 0,
INIT_DATA = 0
);
reg clk;
reg [ABITS-1:0] WR_ADDR;
reg [DBITS-1:0] WR_DATA;
reg WR_EN;
reg [ABITS-1:0] RD_ADDR;
wire [DBITS-1:0] RD_DATA;
bram uut (
.clk (clk),
.WR_ADDR(WR_ADDR),
.WR_DATA(WR_D... | 7.129088 |
module test_bsg;
localparam cycle_time_lp = 20;
localparam width_lp = `WIDTH_P; // width of test input
localparam seed_lp = `SEED_P; // seed for random function
localparam count_width_lp = 8; // width of the cycle counter;
// test runs for (2^count_width_lp) cycles
wire... | 8.840941 |
module test_bsg_hypotenuse;
//`include "test_bsg_clock_params.v"
localparam cycle_time_lp = 20;
wire clk;
wire reset;
localparam width_lp = 12;
bsg_nonsynth_clock_gen #(.cycle_time_p(cycle_time_lp)) clock_gen (.o(clk));
bsg_nonsynth_reset_gen #(
.reset_cycles_lo_p(5)
, .reset_cycles_hi_... | 8.120566 |
module TOP;
//ALU inputs
reg [31:0] a, b;
reg [3:0] op;
wire [31:0] out;
wire [3:0] flags;
reg error;
reg error_free;
initial
begin
error_free = 1;
error = 0;
op = 3'b000;
a = 32'hffffffff;
b = 32'h00000000;
#`cycle //... | 7.259416 |
module: ceasar_decryption
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_caesar;
// Inputs
reg clk;
reg rst_n;
reg [7:0] data_i;
reg valid_i;
reg [15:0] key;
// Output... | 6.544138 |
module test_calculator ();
reg clock = 0;
always #2 clock = ~clock;
wire [151:0] tx_data;
wire [7:0] tx_len;
reg [7:0] rx_data = 0;
reg rx_received = 0;
wire [3:0] debug_state, debug_input_stage;
calculator calculator (
.tx_data(tx_data),
.tx_len(tx_len),
.tx_ena(tx_ena),
.t... | 6.589848 |
module test_calculatorRom ();
wire [15:0] out;
reg [ 9:0] opAB;
calculatorRom cr (
out,
opAB
);
initial begin
#5 opAB = {2'd0, 4'd5, 4'd4};
#5 opAB = {2'd1, 4'd5, 4'd4};
#5 $finish;
end
endmodule
| 6.589848 |
module test_cam (
input wire clk, // board clock: 32 MHz quacho 100 MHz nexys4
input wire rst, // reset button
//CAMARA input/output
output wire CAM_xclk, // System clock input
// colocar aqui las entras y salidas de la camara que hace falta
input wire CAM_pclk,
input wire CAM_v... | 6.801079 |
module reg_ar_as_w1 (
clk,
d,
en,
reset,
set,
q
);
input clk;
input d;
input en;
input reset;
input set;
output q;
parameter REGSET = "RESET";
wire enout;
AL_MUX u_en0 (
.i0 (q),
.i1 (d),
.sel(en),
.o (enout)
);
AL_DFF #(
.INI((REGSET == "S... | 7.493109 |
module reg_sr_as_w1 (
clk,
d,
en,
reset,
set,
q
);
input clk;
input d;
input en;
input reset;
input set;
output q;
parameter REGSET = "RESET";
wire enout;
wire resetout;
AL_MUX u_en0 (
.i0 (q),
.i1 (d),
.sel(en),
.o (enout)
);
AL_MUX u_reset0 (... | 7.286889 |
module reg_ar_ss_w1 (
clk,
d,
en,
reset,
set,
q
);
input clk;
input d;
input en;
input reset;
input set;
output q;
parameter REGSET = "RESET";
wire enout;
wire setout;
AL_MUX u_en0 (
.i0 (q),
.i1 (d),
.sel(en),
.o (enout)
);
AL_DFF #(
.IN... | 7.572347 |
module AL_MUX (
input i0,
input i1,
input sel,
output o
);
wire not_sel, sel_i0, sel_i1;
not u0 (not_sel, sel);
and u1 (sel_i1, sel, i1);
and u2 (sel_i0, not_sel, i0);
or u3 (o, sel_i1, sel_i0);
endmodule
| 8.256535 |
module AL_DFF (
input reset,
input set,
input clk,
input d,
output reg q
);
parameter INI = 1'b0;
always @(posedge reset or posedge set or posedge clk) begin
if (reset) q <= 1'b0;
else if (set) q <= 1'b1;
else q <= d;
end
endmodule
| 7.774683 |
module test_cam_bram;
// Parameters
parameter DATA_WIDTH = 64;
parameter ADDR_WIDTH = 5;
parameter SLICE_WIDTH = 9;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [ADDR_WIDTH-1:0] write_addr = 0;
reg [DATA_WIDTH-1:0] write_data = 0;
reg write_delete = 0;
reg write_enable ... | 7.110206 |
module test_cam_srl;
// Parameters
parameter DATA_WIDTH = 64;
parameter ADDR_WIDTH = 5;
parameter SLICE_WIDTH = 4;
// Inputs
reg clk = 0;
reg rst = 0;
reg [7:0] current_test = 0;
reg [ADDR_WIDTH-1:0] write_addr = 0;
reg [DATA_WIDTH-1:0] write_data = 0;
reg write_delete = 0;
reg write_enable =... | 7.130369 |
module: test_cam
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module test_cam_TB;
// Inputs
reg clk;
reg rst;
reg pclk;
reg CAM_vsync;
reg CAM_href;
reg [7:0] CAM_px_data;
// O... | 7.12737 |
module test_card_gradient (
input wire [5:0] i_x,
input wire [7:0] i_y,
output wire [7:0] o_red,
output wire [7:0] o_green,
output wire [7:0] o_blue
);
localparam base_red = 8'h00;
localparam base_green = 8'h10;
localparam base_blue = 8'h4C;
assign o_red = base_red + i_y + {2'b0, i_x};... | 7.680373 |
Subsets and Splits
No community queries yet
The top public SQL queries from the community will appear here once available.